[发明专利]一种数字延迟锁相环电路

说明书

本发明公开一种数字延迟锁相环电路，属于集成电路领域，包括波形调制模块、延迟链、波形调制及相位调整模块、相位比较器和移位控制器。波形调制模块对输入的CLK_IN时钟信号进行波形调制，便于后一级电路的运算；延迟链对于输入CLK_IN时钟信号进行延迟的作用；波形调制及相位调整模块将所述延迟链输出的波形进行调制，以及将CLK_DLL信号增加一个延迟时间△FB后得到CLK_FB信号；相位比较器将CLK_FB信号和输入的CLK_IN时钟信号进行比较，确认两者的相位差异，产生状态字FLAG1和FLAG2；移位控制器，受状态字FLAG1和FLAG2的控制，实现对所述延迟链的调节。

技术领域

本发明涉及集成电路技术领域，特别涉及一种数字延迟锁相环电路。

背景技术

随着存储器工作频率的提高，DDR(双倍频速率)型和QDR(4倍频速率)型SRAM(静态随机存储器)内部均使用了DLL(延迟锁定环)电路。

DLL电路在系统中的作用是抵消外部系统时钟的内建延迟时间，特别是当内部存储单元的数据读出到外部数据端口的控制时序时，数据要在特定N(N可为1、1.5、2等)个延迟系统时钟周期时间处建立，DLL电路的相位补偿大小起到了至关重要的作用。在DLL电路的相位补偿中，补偿相位需要与输入端口延迟和输出端口驱动延迟相匹配。

传统的相位补偿实现方法逻辑控制复杂，自适应性差，锁定时间易受到温度和工艺角的影响，导致锁定时间较长。

发明内容

本发明的目的在于提供一种数字延迟锁相环电路，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种数字延迟锁相环电路，包括：

波形调制模块，对输入的CLK_IN时钟信号进行波形调制，便于后一级电路的运算；

延迟链，对于输入CLK_IN时钟信号进行延迟的作用；

波形调制及相位调整模块，将所述延迟链输出的波形进行调制，以及将CLK_DLL信号增加一个延迟时间△FB后得到CLK_FB信号；

相位比较器，将CLK_FB信号和输入的CLK_IN时钟信号进行比较，确认两者的相位差异，产生状态字FLAG1和FLAG2；

移位控制器，受状态字FLAG1和FLAG2的控制，实现对所述延迟链的调节。

在一种实施方式中，所述相位比较器包括NMOS管N1～N5、PMOS管P1～P4和反相器INV1～INV5；

NMOS管N1的栅端和PMOS管P2的栅端相连，源端连接NMOS管N3的漏端，漏端连接PMOS管P2的漏端；NMOS管N2的栅端和PMOS管P3的栅端相连，源端连接NMOS管N4的漏端，漏端连接PMOS管P3的漏端；

PMOS管P1的漏端和PMOS管P2的漏端相连，栅端连接PMOS管P4的栅端；PMOS管P2的栅端连接PMOS管P3的漏端，漏端连接PMOS管P3的栅端；PMOS管P3的栅端连接PMOS管P1的漏端，漏端连接NMOS管N1的栅端；PMOS管P4的漏端连接PMOS管P3的漏端；PMOS管P1～P4的源端相连；

NMOS管N3的源端和NMOS管N4的源端共同连接至NMOS管N5的漏端，CLK_FB信号同时接入NMOS管N3的栅端和反相器INV3的输入端，NMOS管N4的栅端连接反相器INV3的输出端；