[发明专利]一种计数电路、半导体存储器以及计数方法

权利要求书

1.一种存储器错误计数电路，其特征在于，包括第一译码模块和第一计数模块，且所述第一译码模块与所述第一计数模块连接，其中：

所述第一译码模块，用于接收第一模式信号，对所述第一模式信号进行译码处理，生成译码信号；其中，不同的译码信号表征不同的计数阈值等级；

所述第一计数模块包括至少一个子计数模块，用于根据所述译码信号表征的计数阈值等级从所述至少一个子计数模块中确定被选择的目标计数模块，以及接收计数信号，通过所述目标计数模块对所述计数信号进行计数，每当所述计数信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号。

2.根据权利要求1所述的存储器错误计数电路，其特征在于，所述第一模式信号表征所述计数阈值。

3.根据权利要求1所述的存储器错误计数电路，其特征在于，所述译码信号包括N位子译码信号，N为大于0的整数；

所述第一译码模块，还用于在生成所述译码信号的过程中，若第i位子译码信号的电平值为第一值，则确定除所述第i位子译码信号之外的其他位子译码信号的电平值均为第二值；其中，所述第一值与所述第二值不同，而且i的不同取值对应不同的所述译码信号，不同的所述译码信号表征不同的所述计数阈值，i为大于0且小于或等于N的整数。

4.根据权利要求3所述的存储器错误计数电路，其特征在于，所述至少一个子计数模块的数量为N个，且所述至少一个子计数模块为级联关系，第i个子计数模块与第i位子译码信号之间具有对应关系，其中：

所述第一计数模块，用于在所述第i位子译码信号的电平值为第一值时，将所述第i个子计数模块至第N个子计数模块确定为所述目标计数模块；以及通过所述第i个子计数模块至第N个子计数模块对所述计数信号进行计数，输出所述第一计数脉冲信号。

5.根据权利要求4所述的存储器错误计数电路，其特征在于，每一个所述子计数模块包括第一输入端、第二输入端和输出端，其中：

每一个所述子计数模块的第一输入端均与所述计数信号连接；

第1个子计数模块的第二输入端与第一电源信号连接，第j个子计数模块的第二输入端与第j-1个子计数模块的输出端连接，第N个子计数模块的输出端用于输出所述第一计数脉冲信号，j为大于1且小于或等于N的整数。

6.根据权利要求5所述的存储器错误计数电路，其特征在于，所述第i个子计数模块包括第i个选择单元和第i个计数单元，且所述第i个选择单元的第一输入端作为所述第i个子计数模块的第一输入端用于接收所述计数信号，所述第i个选择单元的第二输入端作为所述第i个子计数模块的第二输入端用于接收第一输入信号，所述第i个选择单元的输出端与所述第i个计数单元的时钟端连接，所述第i个计数单元的输出端作为所述第i个子计数模块的输出端用于输出第i中间信号，其中：

所述第i个选择单元，用于接收第i个子译码信号，根据所述第i个子译码信号在所述计数信号和所述第一输入信号中选择输出第i选择信号；

所述第i个计数单元，用于接收所述第i选择信号并进行计数，输出所述第i中间信号；

其中，当i等于1时，所述第一输入信号为所述第一电源信号；当i大于1且小于或等于N时，所述第一输入信号为第i-1个计数单元输出的第i-1中间信号；以及，当i等于N时，第N中间信号为所述第一计数脉冲信号。

7.根据权利要求6所述的存储器错误计数电路，其特征在于，所述第i个计数单元为异步二进制计数器，其中：

所述异步二进制计数器包括若干个依次级联的第一触发器，每一级所述第一触发器的输入端与其自身的第二输出端连接，且每一级所述第一触发器的第二输出端与下一级所述第一触发器的时钟端连接，第一级所述第一触发器的时钟端与所述第i个选择单元的输出端连接，最后一级所述第一触发器的第二输出端作为所述第i个计数单元的输出端用于输出所述第i中间信号。