[发明专利]一种计数电路、半导体存储器以及计数方法

说明书

本公开实施例提供了一种计数电路、半导体存储器以及计数方法，该计数电路包括第一译码模块和第一计数模块，且第一译码模块与第一计数模块连接，其中：第一译码模块，用于接收第一模式信号，对第一模式信号进行译码处理，生成译码信号；第一计数模块包括至少一个子计数模块，用于根据译码信号从至少一个子计数模块中确定被选择的目标计数模块，以及接收计数信号，通过目标计数模块对计数信号进行计数，每当计数信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号。这样，根据第一模式信号生成的译码信号来自适应选择目标计数模块，可以减小电路面积和连接线数量，降低电路复杂度，进而改善存储器的性能。

技术领域

本公开涉及集成电路技术领域，尤其涉及一种计数电路、半导体存储器以及计数方法。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。

以动态随机存取存储器（Dynamic Random Access Memory，DRAM）为例，需要在至少每24小时对DRAM进行一次完整的错误检查与清除并且记录有多少错误数。然而，相关技术中的错误计数器（Error Counter，EC）存在较多的连接线和逻辑器件，导致电路面积大，而且实现的复杂度高。

发明内容

本公开实施例提供了一种计数电路、半导体存储器以及计数方法。

第一方面，本公开实施例提供了一种计数电路，包括第一译码模块和第一计数模块，且第一译码模块与第一计数模块连接，其中：

第一译码模块，用于接收第一模式信号，对第一模式信号进行译码处理，生成译码信号；

第一计数模块包括至少一个子计数模块，用于根据译码信号从至少一个子计数模块中确定被选择的目标计数模块，以及接收计数信号，通过目标计数模块对计数信号进行计数，每当计数信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号。

在一些实施例中，第一模式信号表征计数阈值。

在一些实施例中，译码信号包括N位子译码信号，N为大于0的整数；第一译码模块，还用于在生成译码信号的过程中，若第i位子译码信号的电平值为第一值，则确定除第i位子译码信号之外的其他位子译码信号的电平值均为第二值；其中，第一值与第二值不同，而且i的不同取值对应不同的译码信号，不同的译码信号表征不同的计数阈值，i为大于0且小于或等于N的整数。

在一些实施例中，至少一个子计数模块的数量为N个，且至少一个子计数模块为级联关系，第i个子计数模块与第i位子译码信号之间具有对应关系；其中，第一计数模块，用于在第i位子译码信号的电平值为第一值时，将第i个子计数模块至第N个子计数模块确定为目标计数模块；以及通过第i个子计数模块至第N个子计数模块对计数信号进行计数，输出第一计数脉冲信号。

在一些实施例中，每一个子计数模块包括第一输入端、第二输入端和输出端；其中，每一个子计数模块的第一输入端均与计数信号连接；第1个子计数模块的第二输入端与第一电源信号连接，第j个子计数模块的第二输入端与第j-1个子计数模块的输出端连接，第N个子计数模块的输出端用于输出第一计数脉冲信号，j为大于1且小于或等于N的整数。