[发明专利]CIS的深沟槽隔离结构及其制造方法

说明书

本发明公开了一种CIS的深沟槽隔离结构，包括：通过对第一半导体衬底的第一表面进行等离子体刻蚀形成的深沟槽，深沟槽的内侧表面具有由等离子体刻蚀产生界面缺陷。形成于深沟槽中的第一半导体外延层、第二介质层和第三导电材料层。在最靠近外围区的深沟槽的部分区域中还形成有第四导电材料层。第四导电材料层和外部电极连接。外部电极连接到外部控制模块，外部控制模块提供外部电压到各第三导电材料层上以对深沟槽的内侧表面的界面态进行调控，以消除界面缺陷对界面态的不利影响。本发明还公开了一种CIS的深沟槽隔离结构的制造方法。本发明能对深沟槽隔离结构和半导体衬底之间的界面处的界面态进行调控，能优化界面态并从而减少暗电流和白像素。

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种图像传感器(CMOS ImageSensor，CIS的深沟槽隔离(deep trench isolation，DTI)结构；本发明还涉及一种CIS的深沟槽隔离结构的制造方法。

背景技术

在背照式(BackSide Illumination，BSI)CIS中,深沟槽隔离结构对改善相邻像素间串扰起到重要作用，而DTI的深沟槽刻蚀(ET)过程中等离子体(plasma)会在深沟槽表面产生很多缺陷，这些缺陷会成为光电子捕获中心，产生暗电流和白像素，从而影响图像质量。

现有改进的技术方案主要包括：

1.减薄后离子注入退火；

2.引入高介电常数(high-k)薄膜(film)，依靠场效应抑制暗电流和白像素。

上述技术方案的产品均已量产化，产品性能取决于工艺条件，制备完成后则无法调整。而工艺波动造成品质差异也无法补偿。

发明内容

本发明所要解决的技术问题是提供一种CIS的深沟槽隔离结构，能对深沟槽隔离结构和半导体衬底之间的界面处的界面态进行调控，能优化界面态并从而减少暗电流和白像素。为此，本发明还提供一种CIS的深沟槽隔离结构的制造方法。

为解决上述技术问题，本发明提供的CIS的深沟槽隔离结构中，第一半导体衬底上包括像素区和外围区；所述外围区环绕在所述像素区的周侧。

深沟槽隔离结构形成于所述像素区中，各所述深沟槽隔离结构之间的区域为一个像素单元的形成区域；所述深沟槽隔离结构包括：

通过对所述第一半导体衬底的第一表面进行等离子体刻蚀形成于所述第一半导体衬底中的深沟槽，所述深沟槽的顶部表面和所述第一半导体衬底的第一表面相平，所述深沟槽的内侧表面具有由所述等离子体刻蚀产生界面缺陷；各所述深沟槽相连通。

形成于所述深沟槽内侧表面的第一半导体外延层。

形成于所述深沟槽中的所述第一半导体外延层表面的第二介质层。

将所述深沟槽完全填充的第三导电材料层，各所述第三导电材料层的顶部表面和所述第三导电材料层的顶部表面相平。

在最靠近所述外围区的所述深沟槽的部分区域中还形成有第四导电材料层，所述第四导电材料层形成于所述第三导电材料层的顶部表面上并延伸到所述深沟槽外部的所述第一半导体衬底的第一表面上；所述第四导电材料层和所述深沟槽外的所述第一半导体衬底的第一表面之间间隔有第五介质层。

所述第四导电材料层和外部电极连接。

所述外部电极连接到外部控制模块，所述外部控制模块提供外部电压到各所述第三导电材料层上以对所述深沟槽的内侧表面的界面态进行调控，以消除所述界面缺陷对所述界面态的不利影响。

进一步的改进是，所述第一半导体衬底包括硅衬底。

所述第一半导体外延层包括硅外延层。

进一步的改进是，所述第二介质层的材料包括高介电常数层。