[发明专利]数据读写方法、数据读取方法、三维存储器以及电子设备在审

专利信息
申请号: 202211204382.0 申请日: 2022-09-29
公开(公告)号: CN115512741A 公开(公告)日: 2022-12-23
发明(设计)人: 周小锋 申请(专利权)人: 西安紫光国芯半导体有限公司
主分类号: G11C11/409 分类号: G11C11/409
代理公司: 深圳市威世博知识产权代理事务所(普通合伙) 44280 代理人: 李秀云
地址: 710075 陕西省西安*** 国省代码: 陕西;61
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摘要:
搜索关键词: 数据 读写 方法 读取 三维 存储器 以及 电子设备
【说明书】:

发明提供一种数据读写方法、数据读取方法、三维存储器以及电子设备,数据读写方法包括:逻辑芯片确定第一写入数据;逻辑芯片根据样本数据对第一写入数据进行压缩,得到冗余码;第一写入数据与样本数据的比特差在预设范围内;将冗余码与样本数据的存储地址存储至存储芯片的冗余存储区,逻辑芯片与存储芯片三维集成。本申请的方法实现高压缩率,减少访存数据的延时,并且降低CPU的功耗。另外,本申请的方法,在缓存区容量不足时,将至少部分数据转移,能够扩展存储容量,降低了CPU的开销。

技术领域

本发明涉及存储器技术领域,特别是涉及一种数据读写方法、数据读取方法、三维存储器以及电子设备。

背景技术

如图1所示,现有技术中,在处理器如CPU的高速缓冲存储器与外部存储器例如DDR之间引入压缩/解压模块,该压缩/解压模块通过多通道总线与高速缓冲存储器连接,通过单通道总线与外部存储器连接。在写数据时,通过压缩/解压模块进行压缩,压缩完成后的数据存入DRAM,读取数据时,从DRAM中读取压缩数据,再通过压缩/解压模块解压,将数据回传给高速缓冲存储器。这种结构在CPU侧引入压缩/解压模块,一方面造成CPU功耗的上升,另一方面会使得访存数据延时增加。

发明内容

本发明提供一种数据读写方法、数据读取方法、三维存储器以及电子设备,其能够实现高压缩率,减少访存数据的延时,并且降低CPU的功耗。

为解决上述技术问题,本发明提供的第一个技术方案为:提供一种数据读写方法,方法包括:逻辑芯片确定第一写入数据;逻辑芯片根据样本数据对所述第一写入数据进行压缩,得到冗余码;所述第一写入数据与所述样本数据的比特差在预设范围内;将所述冗余码与所述样本数据的存储地址存储至所述存储芯片的冗余存储区,所述逻辑芯片与所述存储芯片三维集成。

其中,所述方法还包括:所述逻辑芯片接收第二写入数据;将所述第二写入数据中的所述样本数据存储至所述存储芯片的样本存储区;将所述第二写入数据中除所述样本数据外的其余数据写入所述逻辑芯片的缓存区。

其中,所述逻辑芯片确定第一写入数据的步骤之前,包括:确定所述逻辑芯片的缓存区的可用存储空间是否大于阈值;响应于否,则将所述缓存区中至少部分数据确定为所述第一写入数据。

其中,所述逻辑芯片根据样本数据对所述第一写入数据进行压缩,得到冗余码的步骤之前,包括:确定所述存储芯片的样本存储区是否具有匹配所述第一写入数据的样本数据;若没有,确定所述第一写入数据中是否包含样本数据,所述第一写入数据中的样本数据与所述第一写入数据中其余数据的比特差在预设范围内;或者,确定所述缓存区中是否包含样本数据;如果所述第一写入数据或者所述缓存区中包含样本数据,将所述样本数据存储至所述存储芯片的样本存储区。

其中,如果所述样本存储区、所述第一写入数据、所述缓存区中不包含所述样本数据,将所述第一写入数据写入所述存储芯片的原始数据存储区。

所述方法还包括:接收读取指令;基于所述读取指令从所述样本存储区读出所述样本数据,以及从所述冗余存储区读取所述冗余码;基于所述样本数据以及所述冗余码得到读出数据。

其中,所述逻辑芯片根据样本数据对所述第一写入数据进行压缩,得到冗余码的步骤,包括:所述逻辑芯片利用编解码模块根据样本数据对所述第一写入数据进行压缩,得到冗余码;所述编解码模块设置于所述逻辑芯片中;其中,所述编解码模块包括BCH纠错算法、LDPC中至少一种。

为解决上述技术问题,本发明提供的第二个技术方案为:提供一种数据读取方法,方法包括:接收读取指令;基于读取指令从存储器的样本存储区读出样本数据,以及从存储器的冗余存储区读取冗余码;利用存储器中的编解码模块基于样本数据以及冗余码得到读出数据。

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