[发明专利]氧化物半导体半浮栅晶体管存储器及其编程擦除和读取方法

说明书

本发明属于半导体集成电路技术领域，具体为氧化物半导体半浮栅晶体管存储器及其编程擦除和读取方法。本发明存储器单元在p型浮栅晶体管（p‑FGT）的栅介质层中嵌入n型氧化物半导体薄膜，该氧化物半导体薄膜与p‑FGT的漏极相连，同时连接p‑FGT的浮栅，并通过共用p‑FGT的栅极和部分栅介质，形成嵌入在p‑FGT栅介质中的n型氧化物半导体薄膜晶体管（n‑OSTFT）。该存储器具有非易失性。该存储器单元可以采用NOR架构电路或者NAND架构电路来构建存储器芯片，两种架构下均可实现擦写与读取操作。本发明所公开的存储器与现有商用存储器的工艺及架构的兼容性好、擦写速度快、存储时间长，具有切实且广阔的应用前景。

技术领域

本发明属于半导体集成电路技术领域，具体涉及一种氧化物半导体半浮栅晶体管存储器及其编程擦除和读取方法。

背景技术

浮栅晶体管存储器在断电后其浮栅中存储的电荷可以保持数年，不需要刷新，是一种非易失性存储器。该存储单元可通过并联或串联的电路架构来构建存储器芯片，即NORFlash或NANDflash，前者操作速度较快，后者的存储密度高。目前，浮栅晶体管存储器在固态硬盘与U盘等领域取得了广泛的应用。然而，浮栅晶体管存储器通常基于Fowler-Nordheim（F-N）隧穿的机制来实现器件的编程与擦除，这要求擦写电压高达10V以上，编程擦除时间更是长达1 ms级别，导致数据处理的速率过慢，功耗较高。随着大数据时代的带来，亟需开发一种擦写电压低、擦写速度快的非易失性存储器。

采用另一个晶体管与浮栅晶体管存储器中的浮栅相连的设计，能让对浮栅的电荷注入与移除不再基于F-N隧穿机制，而是基于在另一个晶体管开启情况下对浮栅与栅极所组成电容的充放电。这种设计有望大幅提升存储器的擦写速率，但同时也会引入新的问题：一是另一个晶体管的漏电流必须极低，否则浮栅中的存储电荷将通过该晶体管的沟道快速流失，使得存储器的保持时间大幅降低；二是存储器单元的结构必须足够优化，能与目前存储器的电路架构，尤其是NAND架构相兼容，否则将牺牲存储器芯片的密度。近年来，氧化物半导体的研究取得明显进展，最近报道的氧化物半导体晶体管（OSTFT）的漏电流已低于10^-22A/μm，开关电流比超过10¹⁷，且在沟长仅有7nm的情况下仍能保持优异性能，这为解决上述浮栅晶体管存储器的问题提供了契机。

发明内容

本发明的目的是提供一种与现有商用NANDFlash的制备工艺和电路架构都兼容的、编程擦除速度快且无需刷新的非易失性氧化物半导体半浮栅晶体管存储器及其编程擦除和读取方法。

本发明提供的氧化物半导体半浮栅晶体管存储器，该存储器单元在p型浮栅晶体管（p-FGT）的栅介质层中嵌入有n型氧化物半导体薄膜，该氧化物半导体薄膜与p-FGT的漏极相连，同时连接p-FGT的浮栅，并通过共用p-FGT的栅极和部分栅介质，形成嵌入在p-FGT栅介质中的n型氧化物半导体薄膜晶体管（n-OSTFT）。具体地，该存储器单元包含一个p-FGT和一个嵌入到所述p-FGT栅介质中的n-OSTFT；所述p-FGT包含栅极、第一层栅介质、浮栅、第二层栅介质、源漏电极、沟道；所述n-OSTFT的沟道位于所述p-FGT的第一层栅介质与二层栅介质之间，同时连接p-FGT的浮栅与漏极，并且，所述n-OSTFT共用所述p-FGT的栅极和部分栅介质。

本发明设计的氧化物半导体半浮栅晶体管存储器，向栅极施加正压，所述n-OSTFT开启，可通过向与之相连的p-FGT漏极上施加电压来向浮栅注入，或从浮栅移除电荷，以进行编程或擦除操作，擦写速度快；向栅极施加负压，所述n-OSTFT关断，可通过测量p-FGT源漏电极两端的电流或电压差来读取该存储器的存储状态，属于非破坏性读取；在不施加栅压，即断电的条件下，所述n-OSTFT关断，编程在p-FGT浮栅中的电荷能长期保存，因此该存储器具有非易失性。该存储器单元既可以采用NOR架构电路，也可以采用NAND架构电路来构建存储器芯片，两种架构下均可实现擦写与读取操作。本发明所公开的存储器与现有商用存储器的工艺及架构的兼容性好、擦写速度快、存储时间长，具有切实且广阔的应用前景。