[发明专利]一种用于高速低抖动DLL的可编程延时线电路

权利要求书

1.一种用于高速低抖动DLL的可编程延时线电路，其特征在于，包括：可变延时线电路、逻辑控制电路和时钟驱动电路；

所述逻辑控制电路将外部输入的n位延时线长度编程码Wn-1:0译码为2ⁿ-1位的延时线长度控制信号T2ⁿ-2:0，并输出到可变延时线电路，实现对延时线长度的配置；

可变延时线电路输入端接外部输入的差分时钟信号CKIP、CKIN，在逻辑控制电路输出的延时线长度控制信号T2ⁿ-2:0控制下改变延时线长度，进而实现对输入时钟延时进行粗调整；另外，通过改变外部输入偏置电压PVB，实现对输入时钟延时的精调整；调整延时后输出差分时钟信号CKP、CKN，并传输给时钟驱动电路；

时钟驱动电路接收来自可变延时线电路输出的差分时钟信号CKP、CKN，将CKP、CKN时钟放大恢复为满幅度的方波时钟信号，并校正占空比和交叉点；输出调整后的差分时钟信号CLKP、CLKN。

2.根据权利要求1所述一种用于高速低抖动DLL的可编程延时线电路，其特征在于：所述可变延时线电路包含2ⁿ+1级结构相同的基本延时单元；2ⁿ+1级基本延时单元首尾相连；

通过在逻辑控制电路输出的延时线长度控制信号T2ⁿ-2:0控制下，改变基本延时单元的接入数量，粗调整输入时钟延时。

3.根据权利要求2所述一种用于高速低抖动DLL的可编程延时线电路，其特征在于，所述基本延时单元包括：前向通路、反向通路；

第k级基本延时单元前向通路输入接收来自第k-1级基本延时单元前向通路输出的前向差分时钟信号FPk、FNk，经过前向通路延时传输后产生输出前向差分信号FPk+1、FNk+1；2ⁿ+1级基本延时单元由0开始依次编号，k∈[0，2ⁿ]；

同时，第k级基本延时单元反向通路输入接收来自第k+1级基本延时单元反向通路输出的反向差分时钟信号BPk+1、BNk+1，经过反向通路延时传输后产生输出反向差分信号BPk、BNk；

0≤k≤2ⁿ；其中，第0级基本延时单元的前向通路输入FP0、FN0作为可变延时线的差分输入CKIP、CKIN，第0级基本延时单元的反向通路输出BP0、BN0为可变延时线的差分输出CKP、CKN；而第2ⁿ级基本延时单元的反向通路输入BP2ⁿ+1、BN2ⁿ+1分别连接电源电平与地电平。

4.根据权利要求3所述一种用于高速低抖动DLL的可编程延时线电路，其特征在于：

第0级基本延时单元的控制信号S₀2:0分别连接T0、0、0；第1级基本延时单元控制信号S₁2:0分别连接T1、T0、0；第k级基本延时单元控制信号S_k2:0分别连接Tk:k-2，2≤k≤2ⁿ-2；第2ⁿ-1级基本延时单元控制信号S₂ⁿ_-12:0分别连接1、T2ⁿ-2、T2ⁿ-3；第2ⁿ级基本延时单元控制信号S₂ⁿ2:0分别连接1、1、T2ⁿ-2。