[发明专利]一种用于高速低抖动DLL的可编程延时线电路

说明书

本发明涉及一种用于高速低抖动DLL的可编程延时线电路，包括可变延时线电路、逻辑控制电路和时钟驱动电路。可变延时线电路可通过调节延时线长度，灵活改变输入时钟的传输延时；同时，可变延时线电路可通过改变单级延时偏置电压，进而精细改变输入时钟的传输延时；逻辑控制电路将外部输入编程码译码为延时线长度控制信号；时钟驱动电路能够将时钟恢复为满幅度的方波时钟信号，并校正时钟信号的占空比和交叉点以供后级电路使用。本发明能够精确且灵活实现高速低抖动差分时钟延时调整，通过增加延时链长度，进而单级延时单元的延时精度不断提高，能够满足高速低抖动DLL对可变延时线宽延时调节范围和高延时调节精度的要求。

技术领域

本发明涉及一种用于高速低抖动DLL的可编程延时线电路，属于高速数模转换器、高速时钟信号处理等数模混合电路技术领域。

背景技术

无线通信设备和雷达等军用设备中通常包含高速数模转换器、高速时钟信号处理等数模混合电路，这些电路均需要高速时钟信号，时钟信号的质量直接影响系统性能。而低抖动多相位高速时钟通常通过延时锁相环DLL电路实现，具有噪声低、速度快以及节省功耗面积等优点。延时线作为延时锁相环的核心电路，直接决定了锁相环工作频率和抖动性能；而延时线的延迟调节范围和调节精度直接决定了锁相环电路锁定范围与精度，决定锁相环电路噪声性能和频率范围；然而，传统的基于模拟电路搭建的延时线容易受到工艺、电源电压和温度波动的影响，无法满足高可靠军用需求；另外，延时调节精度和延时调节范围相互制约，难以满足宽频率范围和高延时精度的要求。因此，实现一种适用于高速差分时钟信号的可变延时线，仅能满足高延时调节精度，又能满足宽延时调节范围，同时具备低噪声性能和高可靠性特征的可变延时线是保障高速低抖动DLL电路的关键。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种用于高速低抖动DLL的可编程延时线电路，该可编程延时线电路通过逻辑控制电路控制可变延时线长度，灵活改变输入时钟的传输延时；同时，可变延时线电路可通过改变单级延时偏置电压，进而精细改变输入时钟的传输延时。本发明能够精确且灵活实现高速低抖动差分时钟延时调整，通过增加延时链长度，进而单级延时单元的延时精度不断提高，能够满足高速低抖动DLL对可变延时线宽延时调节范围和高延时调节精度的要求。

本发明的目的通过以下技术方案予以实现：

一种用于高速低抖动DLL的可编程延时线电路，包括：可变延时线电路、逻辑控制电路和时钟驱动电路；

所述逻辑控制电路将外部输入的n位延时线长度编程码Wn-1:0译码为2ⁿ-1位的延时线长度控制信号T2ⁿ-2:0，并输出到可变延时线电路，实现对延时线长度的配置；

可变延时线电路输入端接外部输入的差分时钟信号CKIP、CKIN，在逻辑控制电路输出的延时线长度控制信号T2ⁿ-2:0控制下改变延时线长度，进而实现对输入时钟延时进行粗调整；另外，通过改变外部输入偏置电压PVB，实现对输入时钟延时的精调整；调整延时后输出差分时钟信号CKP、CKN，并传输给时钟驱动电路；

时钟驱动电路接收来自可变延时线电路输出的差分时钟信号CKP、CKN，将CKP、CKN时钟放大恢复为满幅度的方波时钟信号，并校正占空比和交叉点；输出调整后的差分时钟信号CLKP、CLKN。

优选地：所述可变延时线电路包含2ⁿ+1级结构相同的基本延时单元；2ⁿ+1级基本延时单元首尾相连；

通过在逻辑控制电路输出的延时线长度控制信号T2ⁿ-2:0控制下，改变基本延时单元的接入数量，粗调整输入时钟延时。

优选地，所述基本延时单元包括：前向通路、反向通路；