[发明专利]一种通用高速大容量缓存电路

说明书

一种通用高速大容量缓存电路，属于存储电路领域。使用FPGA或CPLD对DDR存储芯片进行驱动控制，使DDR存储芯片的读写时钟速度和传输带宽直接由处理器与DDR硬件的速度决定；使用FPGA或CPLD对DDR存储芯片进行控制，增加存储芯片数量及IO数量对容量进行扩展，获得设定的容量；在电气接口上，使用并行接口，采用同步时钟控制进行数据读写；在物理接口上，使用插拔式金手指接口。解决了现有缓存电路高速与大容量数据缓存不兼容的技术难题,具有容量大、速度快、接口简单等特性，通用性强。可广泛应用于工业、农业等领域的科学研究和工程应用，在数据采集、处理系统中，能对高速度、高密度的数据进行临时缓存。

技术领域

本发明属于存储电路领域，进一步来说涉及缓存电路领域，具体来说，涉及一种通用高速大容量缓存电路。

背景技术

原有的缓存技术通常使用Flash、RAM、内存卡等实现采集、处理系统中的数据实时缓存，但目前还存在有迫切需求却不能广泛应用的现象，主要原因是现有技术方案存在以下不足：

a)容量不足。如Flash、RAM虽然读写速度快，但容量不大，不能满足大量数据存储的要求，如果需扩大存储容量，势必会大大增加电路的规模和成本；

b)读写速度不足。如内存卡容量虽然可以做得比较大，但是读写速度不高，不能满足高速的要求；

c)开发周期长。容量大和速度快的器件DDR操控的难度相对较大，增加开发时长，也会消耗不少驱动资源，并不能在科研和工程实践中大量应用。

有鉴于此，特提出本发明。

发明内容

本发明所要解决的技术问题是：针对现有存储器件存在的大容量与快读写速度不能兼容的问题，特提出本发明的缓存电路，以解决系统中高速、大容量数据缓存的技术难题。

本发明的发明构思是：采用即插即用的通用性解决方案，通过对外部读写接口进行设计将电路组件化，在嵌入式系统中利用该组件即可轻松实现大容量、高速数据的缓存。

对于读写速度问题：使用FPGA/CPLD对DDR存储芯片进行驱动控制，读写时钟速度和传输带宽直接由处理器与DDR硬件的速度决定，读写时钟速度可达百MHz以上，传输带宽可达百Mbit/s以上，从而解决高速高密度场景下数据缓存的问题；

对于存储容量与成本问题：DDR存储芯片价格相对比较低，且单芯片的容量密度可达十Gbit以上，同时，使用FPGA/CPLD实现对DDR内存芯片进行控制，增加存储芯片数量就能对容量进行扩展，增加IO的数量，即可获得设定的容量；

对于接口问题：在电气接口上，使用并行接口，采用同步时钟控制，即可实现简单、方便、快捷的数据读写；在物理接口上，使用通用性的插拔式金手指接口，就能在电路板上方便安装、更换或扩展内存。

为此，本发明提供一种通用高速大容量缓存电路，原理框图如图1所示。包括电源电路、DDR电路和驱动电路。

电源电路给驱动电路、DDR电路供电。

DDR电路由若干个(至少1个)DDR存储芯片组成，用来存储数据。

驱动电路由模式切换开关、CPLD及配置电路组成，用于驱动外部数据接口与DDR存储芯片，完成数据的读写，模式切换开关用来调整外部接口数据总线位宽。

缓存电路利用CPLD的高速特性，使用并行接口，将DDR存储芯片的驱动时序固化在缓存电路的CPLD中，CPLD将接收到的高速数据实时存入到DDR存储芯片中，从而用户不需要再对DDR存储芯片进行访问、操作，只需对缓存电路接口进行控制即可，可极大地节省了用户的设计资源，缩短开发周期，同时通过片选功能控制输出高阻态，允许共用总线的情况下挂载多块缓存电路，实现缓存扩展。