[发明专利]闪存器件的电容测试结构及其制备方法

说明书

本发明提供一种闪存器件的电容测试结构及其制备方法，方法包括：提供一半导体结构；去除形成于外围器件区的浮栅多晶硅层、栅间介质层、控制栅多晶硅层及所述浮栅氧化层以漏出所述衬底，并于其表面形成外围栅氧化层及外围栅极多晶硅层；刻蚀形成于存储器件区的浮栅多晶硅层、栅间介质层及控制栅多晶硅层以形成存储器件单元；刻蚀外围栅极多晶硅层以形成外围多晶硅栅，并同步刻蚀电容测试区边缘处预设宽度的控制栅多晶硅层及其下方预设厚度的栅间介质层以形成电容测试结构的下极板，此时，电容测试区的控制栅多晶硅层为电容测试结构的上极板。通过本发明解决了以现有的方法无法直接测试栅间介质层的厚度的问题。

技术领域

本发明涉及半导体技术领域，特别是涉及一种闪存器件的电容测试结构及其制备方法。

背景技术

闪存器件中控制栅与浮栅之间的栅间介质层(IPO)的厚度非常关键，其决定着闪存器件的控制栅与浮栅的耦合效率和可靠性数据保持力，若栅间介质层的厚度过厚会导致器件的耦合效率过低，其厚度过薄会导致数据保持力失效，因此，很有必要检测栅间介质层的电学厚度。

然而，在闪存器件的基础工艺中，控制栅和浮栅是一起定义出来的，因此，无法直接测试栅间介质层的厚度。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种闪存器件的电容测试结构及其制备方法，用于解决以现有的方法无法直接测试栅间介质层的厚度的问题。

为实现上述目的及其他相关目的，本发明提供一种闪存器件的电容测试结构的制备方法，所述方法包括：

步骤1)提供一半导体结构，所述半导体结构分为存储器件区、电容测试区及外围器件区，且所述半导体结构包括衬底及依次形成于所述衬底上的浮栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；

步骤2)去除形成于所述外围器件区的所述浮栅多晶硅层、所述栅间介质层、所述控制栅多晶硅层及所述浮栅氧化层以漏出所述衬底，并于其表面形成外围栅氧化层及外围栅极多晶硅层；

步骤3)刻蚀形成于所述存储器件区的所述浮栅多晶硅层、所述栅间介质层及所述控制栅多晶硅层以形成存储器件单元，且所述存储器件单元与所述电容测试区之间具有间隔；

步骤4)刻蚀所述外围栅极多晶硅层以形成外围多晶硅栅，且所述外围多晶硅栅与所述电容测试区之间具有间隔，并同步刻蚀所述电容测试区边缘处预设宽度的所述控制栅多晶硅层及其下方预设厚度的所述栅间介质层以形成电容测试结构的下极板，此时，所述电容测试区的所述控制栅多晶硅层为所述电容测试结构的上极板。

可选地，所述半导体结构包括字线多晶硅及定义氧化层，其中，所述浮栅多晶硅层、所述栅间介质层及所述控制栅多晶硅层形成于所述字线多晶硅的两侧，所述定义氧化层形成于所述存储器件区的所述控制栅多晶硅层及所述字线多晶硅的表面，用于定义控制栅的范围。

可选地，所述半导体结构还包括浅沟槽隔离结构，所述浅沟槽隔离结构用于隔离所述存储器件区、所述电容测试区及所述外围器件区。

可选地，在执行步骤2)之前，所述方法包括于所述控制栅多晶硅层的表面形成硬掩膜层的步骤，所述硬掩膜层用于在执行步骤2)时保护所述存储器件区及所述电容测试区。

可选地，在执行步骤3)之前，所述方法包括将所述硬掩膜层去除的步骤。

可选地，在步骤4)中，刻蚀所述电容测试区靠近所述存储器件区一侧的预设宽度的所述控制栅多晶硅层及其下方所述预设厚度的所述栅间介质层以形成所述电容测试结构的所述下极板。

可选地，在执行步骤4)之前，所述方法包括于步骤3)所形成结构的表面形成掩膜层，并对其进行图案化处理的步骤。

可选地，所述方法还包括于所述上极板及所述下极板的表面形成接触孔的步骤。