[发明专利]一种提升MOSFET抗单粒子栅穿的制造方法

说明书

本发明公开一种提升MOSFET抗单粒子栅穿的制造方法，属于半导体功率器件领域。本发明新结构为MOSFET元胞区域，对于器件的终端耐压部分，直接参考常规产品做好场限环结构以及相应的场版结构。本发明提出在平面型MOSFET基础上，利用沟槽结构，旨在消除平面型MOSFET产品中抗单粒子栅穿的薄弱区域，提升器件抗辐射性能，从而更好的使之适应于宇航环境。本发明相比较平面型MOSFET器件，仅增加沟槽工艺，在工艺难度和制造成本增加有限的情况下，可以有效提升MOSFET产品抗单粒子栅穿能力，改善产品性能。

技术领域

本发明涉及半导体功率器件技术领域，特别涉及一种提升MOSFET抗单粒子栅穿的制造方法。

背景技术

MOSFET是一种新型半导体功率器件，和双极型功率器件相比，具有导通损耗低、工作频率高、电压控制型器件、控制电路简单等优点，越来越受到工业界的重视。随着空间和核物理技术的迅猛发展，电子设备对其电路系统中功率MOSFET抗辐射性能指标要求越来越高。抗辐射功率MOSFET器件，除了要满足常规的电学参数要求外，还要具备长期承受太空中各种电离辐射、高能粒子与宇宙射线等的抗辐射能力，所以功率MOSFET器件的阈值电压、漏端击穿电压、栅端击穿电压等都受此类电离辐射的影响。其中抗单粒子栅穿效应(SEGR)的能力为产品辐射性能中关键指标之一。

对于普通平面型MOSFET，PW之间的JFET表面区域是发生单粒子栅穿的薄弱区域，如何提升此处的单粒子性能为平面型MOSFET产品的关键所在。

发明内容

本发明的目的在于提供一种提升MOSFET抗单粒子栅穿的制造方法，以提升产品在宇航类产品应用中的抗辐射可靠性品质。

为解决上述技术问题，本发明提供了一种提升MOSFET抗单粒子栅穿的制造方法，包括：

在外延片上制作若干个沟槽，形成沟槽阵列结构，以消除平面型MOSFET中JFET区域，从而降低器件发生单粒子栅穿概率；

所述沟槽的宽度为4～10um，深度为3～6um。

在一种实施方式中，通过如下方法在平面型MOSFET中引入沟槽阵列结构：

在外延片上淀积第一氧化硅层，挖出若干个沟槽，通过湿法工艺拔除第一氧化层；

在外延片上通过光刻和注入工艺定义出P阱区域；

利用高温牺牲氧化工艺，对沟槽侧壁进行修复并对P阱进行热处理，形成P阱与N外延结；通过湿法工艺拔除牺牲氧化层；

利用光刻工艺，定义N+区域，并对其进行热处理激活；

通过低温湿氧工艺生长栅氧化层并淀积多晶，通过多晶光刻腐蚀工艺完成栅极引出；

通过介质淀积和孔光刻，定义出接触孔图形；利用注入工艺实现孔的体接触；

最后通过金属淀积、利用光刻和腐蚀实现金属互联，完成整体器件。

在一种实施方式中，所述沟槽的侧壁光滑、底部为圆角型、侧壁倾斜角度为88～90度。

在一种实施方式中，所述栅氧化层的生长温度800～950℃。

在一种实施方式中，所述孔光刻通过两步工艺来实现，第一步通过刻蚀介质停止在硅表面，第二步刻蚀出硅孔。

在一种实施方式中，所述硅孔的深度一般在

在一种实施方式中，利用注入工艺实现孔的体接触包括两步：第一步注入为高剂量BF2注入，形成欧姆接触；第二步为高剂量高能量B注入，目的为降低基区电阻提高抗单粒子能力。