[发明专利]一种半导体器件及其制造方法

权利要求书

1.一种半导体器件，其特征在于，包括：

半导体基底；沿平行于半导体基底表面的方向，所述半导体基底包括第一区域和第二区域；

第一环栅晶体管，形成在所述第一区域上；沿平行于所述第一环栅晶体管包括的第一栅堆叠结构的宽度方向，所述第一环栅晶体管包括的第一沟道区具有至少两列间隔设置的第一沟道部；

第二环栅晶体管，形成在所述第二区域上；沿平行于所述第二环栅晶体管包括的第二栅堆叠结构的宽度方向，所述第二环栅晶体管包括的第二沟道区具有至少两列间隔设置的第二沟道部；相邻两列所述第二沟道部的间距不同于相邻两列所述第一沟道部的间距；所述第二沟道区中至少一列所述第二沟道部的宽度不同于所述第一沟道区中至少一列第一沟道部的宽度。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道区的宽度等于所有所述第一沟道部的总宽度与相邻两个所述第一沟道部的间隔的总宽度之和；

所述第二沟道区的宽度等于所有所述第二沟道部的总宽度与相邻两个所述第二沟道部的间隔的总宽度之和；

所述第一沟道区的宽度与所述第二沟道区的宽度相同。

3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道区包括的每列第一沟道部的宽度相同；和/或，

所述第二沟道区包括的每列第二沟道部的宽度相同。

4.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管包括一个第一源区和一个第一漏区；所述第一沟道区位于所述第一源区和所述第一漏区之间、且每列所述第一沟道部均分别与所述第一源区和所述第一漏区接触；

所述第二环栅晶体管包括一个第二源区和一个第二漏区；所述第二沟道区位于所述第二源区和所述第二漏区之间、且每列所述第二沟道部均分别与所述第二源区和所述第二漏区接触。

5.根据权利要求4所述的半导体器件，其特征在于，所述第一环栅晶体管还包括第一内侧墙，所述第一内侧墙形成在所述第一栅堆叠结构和所述第一源区之间、以及所述第一栅堆叠结构和所述第一漏区之间；

所述第二环栅晶体管还包括第二内侧墙，所述第二内侧墙形成在所述第二栅堆叠和所述第二源区之间、以及所述第二栅堆叠结构和所述第二漏区之间。

6.根据权利要求5所述的半导体器件，其特征在于，所述第一栅堆叠结构和所述第一源区之间、以及所述第一栅堆叠结构和所述第一漏区之间具有第一中间区域；所述第一内侧墙填充满所述第一中间区域；和/或，

所述第二栅堆叠结构和所述第二源区之间、以及所述第二栅堆叠结构和所述第二漏区之间具有第二中间区域；所述第二内侧墙填充满所述第二中间区域。

7.根据权利要求1所述的半导体器件，其特征在于，沿平行于所述半导体基底的厚度方向，每列所述第一沟道部包括至少两层间隔设置的第一纳米线或片；和/或，

沿平行于所述半导体基底的厚度方向，每列所述第二沟道部包括至少两层间隔设置的第二纳米线或片。

8.根据权利要求1所述的半导体器件，其特征在于，所述第一环栅晶体管和所述第二环栅晶体管的导电类型不同。

9.根据权利要求1～8任一项所述的半导体器件，其特征在于，所述半导体基底还包括第三区域；

所述半导体器件还包括形成在所述第三区域上的第三环栅晶体管，所述第三环栅晶体管包括的第三沟道区具有一列第三沟道部。