[发明专利]具有较高有效位子阵列字线的模块化存储器架构

说明书

本公开的各实施例总体上涉及具有较高有效位子阵列字线的模块化存储器架构。存储器电路包含存储器的单元阵列，所述存储器单元的阵列布置有连接到存储较低有效数据位的第一子阵列的第一字线及连接到存储较高有效数据位的第二子阵列的第二字线。将第一字线信号施加到第一字线中的被选择的字线以从第一子阵列读取较低有效位，且对读取的较低有效位执行数学运算以产生写入回到第一子阵列的经修改的较低有效位。如果读取的较低有效位饱和，则将第二字线信号施加到第二字线中的被选择的字线以从第二子阵列读取较高有效位，且对读取的较高有效位执行数学运算以产生写入回到第二子阵列的经修改的较高有效位。

相关申请的交叉引用

本申请要求于2021年10月28日提交的美国临时申请第63/272,768号的优先权，其公开内容以引用方式并入本文。

技术领域

本发明大体上涉及静态随机访问存储器(SRAM)电路，且确切地说，涉及用于SRAM电路的模块化存储器架构，其中存储器的较高有效子阵列的字线激活取决于单周期读取-修改-写入操作期间较低有效子阵列中的数据内容。

背景技术

参考图1，其示出了静态随机访问存储器(SRAM)10的框图。存储器10包括由多个SRAM单元(C)(例如，如本领域公知的6T或8T类型的SRAM单元)形成的存储器核心12。单元C以包括j行和k列的阵列布置。存储器核心12的每行中的单元C耦合到对应字线(WL)，且每列中的单元耦合到至少一个对应位线(BL)。在使用6T类型SRAM电路的实施方案中，存在一对互补位线且与将数据写入到列的存储器单元及从所述存储器单元读取数据两者结合使用。在使用8T类型SRAM电路的实施方案中，存在一对互补写入位线和单个读取位线，具有与将数据写入到存储器单元结合使用的写入位线和从存储器单元读取数据结合使用的读取位线。

存储器10还包括被配置为接收存储器地址(地址)的行解码器电路14。行解码器电路14解码所接收存储器地址的m个位，且选择性地驱动对应于与经解码存储器地址相关联的存储器核心12中的数据字位置(dw loc)的一个字线(WL)，经解码存储器地址中存储数据字(例如，计数值)的位。不提供用于行解码器电路14的电路的细节，因为这种电路是本领域技术人员公知的。

用于存储器10的数据输入/输出(I/O)电路16包括用于存储器核心12的每列的I/O电路18。每个I/O电路18包括预充电电路PCH和连接到相应列的位线BL的读出放大器电路SA。预充电电路PCH用于在读取或写入操作之前将位线BL预充电到特定电压电平(例如，Vdd)。当在读取操作期间通过断言感测放大器使能(SAEN)信号致动时，根据存储在由字线WL的致动选择的行的存储器单元C中的数据位的逻辑状态，感测放大器电路SA发挥作用将放大器输出信号驱动到电源轨(例如，Vdd或接地)。由读出放大器电路SA输出的数据位的逻辑状态由位锁存器(锁存器)电路锁存。结合数据读取操作，来自每个锁存器电路的输出通过多路复用电路MUX耦合到针对数据输出端口的对应位的数据输出线Q(0)，……，Q(k-1)。结合用于SRAM12的数据写入操作，多路复用电路MUX将针对数据输入端口的对应位的数据输入线D(0)，……，D(k-1)耦合到位线BL以将数据写入到存储器单元C中。

用于存储器10的控制(CTRL)电路20生成施加到I/O电路16以控制其操作的一组控制信号22。例如，控制信号22包括用于预充电电路PCH的预充电控制信号、用于复用电路MUX的复用器控制信号以及用于感测放大器电路SA的感测放大器使能(SAEN)信号。用于控制电路20的电路的细节不被提供，因为这样的电路是本领域技术人员所熟知的。