[发明专利]一种基于FPGA的异步BiSS-C协议解码方法

权利要求书

1.一种基于FPGA的异步BiSS-C协议解码方法，其特征在于，所述FPGA包括波特率时钟模块、BiSS-C数据解码模块和CRC校验模块，所述方法包括：

利用所述波特率时钟模块采样SLO线传输的编码器位置数据；

基于BiSS-C数据协议，利用所述BiSS-C数据解码模块对SLO线传输的编码器位置数据进行解码，得到所述编码器位置数据的解码数据；

当检测到编码器位置数据解码完成标志后，所述CRC校验模块将所述编码器位置数据的解码数据移入到寄存器得到所述编码器位置数据的CRC校验码，比较所述编码器位置数据的CRC码和CRC校验码，若两者一致，得到所述编码器位置数据。

2.根据权利要求1所述的异步BiSS-C协议解码方法，其特征在于，所述利用所述波特率时钟模块采样SLO线传输的编码器位置数据，包括：

将所述波特率时钟模块的系统时钟信号分频得到所述波特率时钟模块的波特率时钟信号；

基于所述波特率时钟模块的波特率时钟信号的频率采样SLO线传输的编码器位置数据。

3.根据权利要求1所述的异步BiSS-C协议解码方法，其特征在于，所述基于BiSS-C数据协议，利用所述BiSS-C数据解码模块对SLO线传输的编码器位置数据进行解码，包括：

基于BiSS-C数据协议的数据帧格式设置所述BiSS-C数据解码模块的状态机；

利用所述BiSS-C数据解码模块的状态机对SLO线传输的编码器位置数据进行解码；

其中，所述状态机包括WAIT状态，IDLE状态，ACK状态，START状态、ZERO状态和DATA状态。

4.根据权利要求3所述的异步BiSS-C协议解码方法，其特征在于，所述利用所述BiSS-C数据解码模块的状态机对SLO线传输的编码器位置数据进行解码，包括：

当检测到系统复位信号时，所述状态机进入WAIT状态，且当所述SLO线的输入信号为1时，所述状态机跳转到IDLE状态；

在IDLE状态下，当所述SLO线的输入信号电平为0时，所述状态机跳转到ACK状态；

在ACK状态下，当所述SLO线的输入信号电平为1时，所述状态机跳转到START的状态；

在START状态下，当检测到所述编码器位置数据帧的start位时，所述状态机跳转到ZERO状态；

在ZERO状态下，当检测到编码器位置数据帧的“0”位时，所述状态机跳转到DATA状态；

在DATA状态下，在波特率时钟信号的上升沿，按位接收SLO线传输的编码器位置数据，依据高位在前的顺序将所述编码器位置数据移入移位寄存器进行锁存，得到所述编码器位置数据的解码数据。

5.根据权利要求4所述的异步BiSS-C协议解码方法，其特征在于，所述在ACK状态下，当所述SLO线的输入信号电平为1时，所述状态机跳转到START的状态；在START状态下，当检测到所述编码器位置数据帧的start位时，所述状态机跳转到ZERO状态；包括：

其中，所述START状态包括START1状态和START2状态；

在ACK状态下，当所述SLO线的输入信号电平为1时，所述状态机跳转到START1的状态；

在波特率时钟信号的上升沿将波特率时钟计数信号baud_counter加1，当所述波特率时钟计数信号baud_counter为7时，采样SLO线输入信号电平做为标志位bit_samp；

在波特率时钟信号(baud_pulse)为1，且波特率时钟计数信号baud_counter大于8的情况下，当所述标志位bit_samp为1时，所述状态机由START1状态跳转到所述START2状态；

在波特率时钟信号的上升沿将所述START2状态的时间计数值cnt加1，当SLO线输入信号电平为0且START2状态的时间计数值cnt小于20时，所述标志位bit_samp为编码器位置数据帧的start位，所述状态机跳转到ZERO状态。