[发明专利]一种半导体介质层结构及制作方法

说明书

本发明公开了一种半导体介质层结构及制作方法。该半导体介质层结构包括半导体衬底，半导体衬底表面设有外延层，所述外延层设有多个沟槽，外延层表面设有热氧化层，沟槽内填充有原位掺杂多晶硅，原位掺杂多晶硅与沟槽之间形成有栅氧化层，沟槽相邻的热氧化层表面设有氮化硅层，氮化硅层表面设有第一淀积氧化层，第一淀积氧化层表面设有第二淀积氧化层，第二淀积氧化层以及氮化硅层以及热氧化层的一部分镂空形成接触孔，接触孔内的底端延伸至外延层表面，接触孔底部内的底端边缘延伸至原位掺杂多晶硅，露出沟槽内壁的栅氧化层，第二淀积氧化层和栅氧化层共同形成原位掺杂多晶硅的侧墙结构。本发明能够避免半导体界面的尖角因接触孔刻蚀而裸露出来。

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种半导体介质层结构及制作方法。

背景技术

肖特基势垒降低形成的原因是：半导体中的电荷使肖特基金属一侧形成感应电荷。假如半导体中存在电子，则肖特基金属会感应出正电荷。由此电子形成了指向金属的镜像力。电场和镜像力的联合作用，使肖特基势垒降低。电场越大，肖特基势垒降低越多。而反向漏电流与肖特基势垒高度呈指数关系，随着肖特基势垒降低，反向漏电流呈指数增加。

目前沟槽MOS肖特基在接触孔刻蚀，为了保证氧化层刻蚀干净，难免会对栅氧化层造成过刻蚀，从而使半导体界面的尖角裸露出来，如图1所示。肖特基势垒形成时完整地复刻了裸露的半导体界面。可以想到，肖特基势垒界面必然也会出现尖角。此种尖角将在施加反向电压时，形成电场尖峰。电场尖峰的形成，将在前述的肖特基势垒降低作用下，导致尖角处漏电流迅速增加。如何避免或者降低尖角的影响，一直是沟槽MOS肖特基在设计和生产制造过程中需要解决的问题。图1中所示：1表示掩蔽沟槽刻蚀的热氧化层，2表示外延层，3表示栅氧化层，4表示原位掺杂多晶硅层，5表示淀积的氧化层。

发明内容

本发明实施例提供了一种半导体介质层结构及制作方法，旨在解决现有肖特基势垒界面中存在尖角的问题。

本发明提供一种半导体介质层结构，所述半导体介质层结构包括半导体衬底，所述半导体衬底表面设有外延层，所述外延层设有多个沟槽，所述外延层表面设有热氧化层，所述沟槽内填充有原位掺杂多晶硅，所述原位掺杂多晶硅与沟槽之间形成有栅氧化层，所述沟槽相邻的热氧化层表面设有氮化硅层，所述沟槽内多晶硅的填充高度落于半导体界面上方的200～400nm范围内，所述氮化硅层表面设有第一淀积氧化层，所述第一淀积氧化层表面设有第二淀积氧化层，所述第二淀积氧化层以及所述氮化硅层以及所述热氧化层的一部分镂空形成接触孔，所述接触孔侧壁附着有所述第一淀积氧化层，所述接触孔内的底端延伸至所述外延层表面，使所述外延层裸露，且所述接触孔底部内的底端边缘延伸至所述原位掺杂多晶硅，露出所述沟槽内壁的栅氧化层，所述第二淀积氧化层和栅氧化层共同形成所述原位掺杂多晶硅的侧墙结构。

进一步的，所述热氧化层的厚度为27～33nm。

进一步的，所述氮化硅层的厚度不低于500nm。

进一步的，所述第一淀积氧化层的厚度为360～440nm。

进一步的，所述第二淀积氧化层的厚度为180～220nm。

另一方面，本申请还提供一种如上述任一项所述的半导体介质层结构的制作方法，所述制作方法包括：

步骤一、在半导体的外延层上生长热氧化层，再在所述热氧化层的表面淀积氮化硅层；

步骤二、通过刻蚀工艺在所述热氧化层和氮化硅层上刻蚀出沟槽的窗口；

步骤三、利用所述窗口在所述外延层上刻蚀沟槽，在每一所述沟槽内壁生成热氧化层作为栅氧化层；

步骤四、淀积原位掺杂多晶硅，并对其进行回刻，使原位掺杂多晶硅界面落在半导体界面以上的200～400nm范围内；

步骤五、在所述氮化硅层和回刻结束后的原位掺杂多晶硅的表面进行淀积，生成第一淀积氧化层；