[发明专利]一种新型链式铁电存储单元结构

说明书

本发明属于集成电路设计技术领域，提出了一种新型链式铁电存储单元结构。该发明基于传统链式铁电存储单元，通过在传统链式铁电存储单元的选通NMOS管处加入互补PMOS管，形成了直接从位线到被选中铁电单元的通路，而不需要经过其他串联的MOS管，同时将板线PL置于链式铁电存储单元的中间处，减少寄生电容对板线电压带的影响。该方法降低了寄生效应带来的影响，提高了铁电存储单元的读出写入速度，铁电电容的极化强度以及提高了单元读出数据“1”的电压，降低了读出数据“0”的电压。

技术领域

本发明属于集成电路设计技术领域，提出了一种的新型链式铁电存储单元结构。

背景技术

铁电存储器是一种利用铁电材料的极化特性制备的非易失性存储器,相较于Flash、EEPROM等传统非易失性存储器,铁电存储器读时间要快10-50倍,擦除时间要快5-50倍,写入次数更是二者的100倍,并且铁电存储器的写入电压只有二者的十分之一左右。而相较于其他新型的非易失性存储器,铁电存储器的擦除时间要快于PRAM以及NRAM,写入功耗要优于MRAM及RRAM,写入次数则比其他新型非易失性存储器都要多。在未来高密度非易失性存储器方面铁电存储器具有巨大的潜力。FRAM的开发是为了实现与DRAM和闪存相同的小尺寸，并达到与DRAM一样快的读写操作。然而，传统的FRAM存在两个问题。第一个问题是单元尺寸限制了铁电存储器单位面积内存储的数据量。第二个问题是在铁电存储器阵列中一根板线会驱动很多铁电存储单元，寄生效应导致板线的电容负载很大，导致了FRAM的访问时间和周期时间比DRAM中的访问时间和周期时间要慢。

铁电存储器的基本存储单元一般有两种结构，分别为1T1C(One transistor onecapacitance)结构和2T2C(Two transistor two capacitance)结构，如图1所示。前者使用一个晶体管及一个铁电电容组成一个存储单元，而后者则各为两个。2T2C结构由于每个存储单元都含有两个铁电电容，其阵列中两根位线上的电压差会更大，读出时准确性会更高，但是会使用更大的面积。1T1C结构的优点是能够非常大的节省存储单元所占芯片面积，但是该结构会导致阵列中位线(Bit Line)的电压差变低，读出时对灵敏放大器的要求会更高。

图2是常规链式存储单元电路结构，在这种结构中，每个存储单元由一个NMOS管和一个铁电电容并联组成，将若干个这样的存储单元串联起来形成链式结构。链的一端通过链选择管接位线BL,另一端接PL信号。静态时，所有的MOS管导通，将铁电电容短接，从而避免了外界干扰，很好的保护了电容所存数据；工作时，所选单元NMOS管关断，其他NMOS管仍处于导通状态，由此对所选单元进行数据的写入和读出，而未被选中的单元中铁电电容仍然处于短接状态，数据不会受到破坏。这种结构的优点是能够大幅度减小存储单元面积，实现高密度存储。但随着基本单元数量的增多会导致内部的寄生效应变大，寄生电容会对字线上的读出电压造成影响，场效应管的漏电流也会增加链式存储器的静态功耗。同时在操作时序上若采用常规PL上升沿驱动时序，PL本身的驱动时间再加上由于电容两端电压不能突变引起的电压跳变的恢复时间，会使得工作速度大大降低。由于需要在NMOS管的栅极上加电压使其保持导通状态短路铁电电容，随着使用时间的增加容易导致NMOS管发生失效，从而影响内部存储的数据。

发明内容

本发明的目的是提供一种新型链式铁电存储单元结构，从而提高铁电存储起的存储密度并降低访问时间。

技术方案

新型链式铁电存储单元由多个基本存储单元串联组成。如图3所示的基本单元由一个NMOS晶体管NM1、一个PMOS晶体管PM1和一个铁电电容CF1组成。晶体管NM1与铁电电容并联，晶体管PM1的源端S与NM1的源端S相连。晶体管PM1的漏端与选通管相连，选通管选通后在字线BL上输出或写入数据。NMOS晶体管NM1的栅端与PMOS晶体管PM1的栅端共同充当字线WL。