[发明专利]具有栅极切割偏移的集成电路结构

说明书

描述具有栅极切割偏移的集成电路结构和加工具有栅极切割偏移的集成电路结构的方法。例如，一种集成电路结构包括第一水平纳米线垂直堆。第二水平纳米线垂直堆与第一水平纳米线垂直堆分隔开，并且平行于第一水平纳米线垂直堆。栅极结构包括在所述第一水平纳米线垂直堆之上的第一栅极结构部分、在所述第二水平纳米线垂直堆之上的第二栅极结构以及在所述第一栅极结构部分和所述第二栅极结构部分之间的栅极切割，与所述第一水平纳米线垂直堆相比，所述栅极切割沿侧向更靠近所述第二水平纳米线垂直堆。

技术领域

本公开的实施例处于集成电路结构和处理的领域中，并且特别地处于具有栅极切割偏移的集成电路结构和加工具有栅极切割偏移的集成电路结构的方法的领域中。

背景技术

对于过去几十年，集成电路中的特征的缩放已成为在不断增长的半导体产业后面的驱动力。缩放至越来越小的特征能够实现在半导体芯片的受限占用空间（real estate）上的功能单元的增加的密度。例如，缩小晶体管尺寸允许在芯片上并入增加的数量的存储器或逻辑装置，从而适合于加工具有增加的容量的产品。然而，对不断增加的容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。

在集成电路装置的制造中，随着装置尺寸持续缩小，多栅极晶体管（诸如，三栅极晶体管）已变得更加普遍。在传统工艺中，通常在块硅衬底或绝缘体上硅衬底上加工三栅极晶体管。在一些实例中，由于块硅衬底的较低的成本并且因为块硅衬底能够实现不太复杂的三栅极加工工艺，所以块硅衬底是优选的。在另一方面，当微电子装置尺寸缩放到10纳米（nm）节点以下时保持迁移率改进和短沟道控制在装置加工方面提供挑战。用于加工装置的纳米线提供改进的短沟道控制。

然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路的这些基本构件（building block）的尺寸减小，并且随着在给定区域中加工的基本构件的绝对数量增加，关于用于对这些构件进行图案化的平版印刷工艺的约束已变得压倒性的。特别地，在半导体堆中图案化的特征的最小尺寸（临界尺寸）和在这种特征之间的间隔之间可存在折衷。

附图说明

图1A是根据本公开的实施例的与三金属0线轨道（track）相关的比较没有栅极切割偏移和具有栅极切割偏移的结构的示意性布局。

图1B是根据本公开的实施例的与四金属0线轨道相关的比较没有栅极切割偏移和具有栅极切割偏移的结构的示意性布局。

图2A图示根据本公开的实施例的具有鳍片和金属前栅极介电插塞的集成电路结构的剖视图。

图2B图示根据本公开的实施例的具有鳍片和切割金属栅极介电插塞的集成电路结构的剖视图。

图3A图示根据本公开的实施例的具有纳米线和金属前栅极介电插塞的集成电路结构的剖视图。

图3B图示根据本公开的实施例的具有纳米线和切割金属栅极介电插塞的集成电路结构的剖视图。

图4A图示根据本公开的实施例的具有纳米线和金属前栅极介电插塞的集成电路结构的剖视图。

图4B图示根据本公开的实施例的具有纳米线和切割金属栅极介电插塞的集成电路结构的剖视图。

图5A-5C图示根据本公开的实施例的比较集成电路结构的平面图。

图6A-6C图示根据本公开的实施例的比较集成电路结构的剖视图。

图7A-7J图示根据本公开的实施例的在加工全环绕栅极集成电路结构的方法中的各种操作的剖视图。

图8图示根据本公开的实施例的沿栅极线所获得的非平面集成电路结构的剖视图。

图9图示根据本公开的实施例的通过非端盖架构（左手侧（a））与自对准栅极端盖（SAGE）架构（右手侧（b））的纳米线和鳍片获得的剖视图。