[发明专利]指令解码集群离线

说明书

本申请公开了指令解码集群离线。集成电路的实施例可包括核心和指令解码器，该指令解码器通信地耦合到核心，用于对一个或多个指令解码以供由核心执行，其中，指令解码器包括：处于并行布置的两个或更多个解码集群；以及用于使两个或更多个解码集群中的解码集群离线的电路系统。公开并要求保护其他实施例。

背景技术

1.技术领域

本公开总体上关于处理器技术和指令解码技术。

2.背景技术

用于处理器或核心的指令周期可涉及指令的取得(fetch)、解码和执行。并行和/或乱序处理器可包括用于一次对多于一个的指令解码的多个解码器。一次可对N个指令解码的解码单元可被称为N宽解码器(例如，4宽解码器、8宽解码器等)。

附图说明

以示例方式且非限制方式在附图的各图中图示本发明的各实施例，在附图中：

图1是根据实施例的集成电路的示例的框图；

图2A至图2C是根据实施例的方法的示例的流程图；

图3是根据实施例的装置的示例的框图；

图4是根据实施例的前端单元的示例的框图；

图5是根据实施例的采用集群离线(cluster offline)用于功率节省的示例的说明性示图；

图6是根据实施例的采用集群离线用于预取活动的示例的说明性示图；

图7是根据实施例的乱序处理器的示例的框图；

图8A是图示根据本发明的实施例的示例性有序管线和示例性的寄存器重命名、乱序发出/执行管线两者的框图；

图8B是图示根据本发明的实施例的要包括在处理器中的有序体系结构核心的示例性实施例和示例性的寄存器重命名、乱序发出/执行体系结构核心两者的框图；

图9A-图9B图示更具体的示例性有序核心体系结构的框图，该核心会是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核心)；

图10是根据本发明的实施例的可具有多于一个的核心、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图；

图11-图14是示例性计算机体系结构的框图；以及

图15是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

本文中讨论的实施例以各种方式提供用于指令解码集群离线的技术和机制。本文中描述的技术可以在一个或多个电子设备中实现。可以利用本文中描述的技术的电子设备的非限制性示例包括任何种类的移动设备和/或固定式设备，诸如，相机、蜂窝电话、计算机终端、桌面型计算机、电子阅读器、传真机、自动服务机、膝上型计算机、上网本计算机、笔记本计算机、互联网设备、支付终端、个人数字助理、媒体播放器和/或记录器、服务器(例如，刀片服务器、机架安装服务器、其组合等)、机顶盒、智能电话、平板个人计算机、超移动个人计算机、有线电话、上述各项的组合，等等。更一般地，本文中描述的技术可在各种电子设备中的任何电子设备中被采用，各种电子设备包括可操作用于采用解码集群离线的集成电路系统。

在下列描述中，讨论了众多细节，以提供对本公开的实施例的更透彻的解释。然而，对本领域技术人员将显而易见的是，可以在没有这些特定细节的情况下实施本公开的实施例。在其他实例中，以框图形式，而不是详细地示出公知的结构和设备，以避免使本公开的实施例变得模糊。