[发明专利]一种半导体集成电路的制造方法

说明书

本发明公开了一种半导体集成电路的制造方法，包括如下步骤：在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和轻掺杂的外延层，所述硬掩模介质层包括第一氧化硅、氮化硅、第二氧化硅；以硬掩模介质层为阻挡层，采用光刻、刻蚀的工艺方法，在半导体基片上形成第一沟槽和第二沟槽；淀积第三氧化硅；采用化学机械研磨的工艺方法，去除高出所述氮化硅的上表面的第二氧化硅和第三氧化硅，随后去除所述氮化硅；本发明公开的一种半导体集成电路的制造方法具有完全消除了传统制造方法中存在的高台阶问题等优点。

技术领域

本发明涉及集成电路制造领域，尤其涉及一种半导体集成电路的制造方法。

背景技术

随着半导体集成电路的技术发展，人们对半导体器件的性能有更高的要求，然而，静电放电现象在半导体集成电路的封装、包装、运输、使用等各个环节中出现，造成器件被静电击穿而失效，因此半导体器件自带静电保护功能显得很重要。

对于沟槽型半导体器件，比如沟槽型MOSFET、SGT、IGBT，典型的自带静电保护功能的制造方法是在沟槽型半导体器件内制作背靠背的二极管。以沟槽型MOSFET为例，通常在MOSFET的元胞区之外，制作比较厚的介质层，随后在介质层上方制作多晶硅二极管，这种方法的特点是工艺结构比较简单，缺点是元胞区与多晶硅二极管区域存在很大的高度差，即有很高的台阶，增加了平坦化工艺、接触孔工艺的难度，降低了器件的集成度。

正因为以上问题，一种新型的制造方法产生，即，将多晶硅二极管制作在沟槽中，多晶硅二极管的顶部与硅平面基本持平，解决了高度差的问题，大大提升了器件的集成度，但这种方法也面临很多工艺技术方面的难点，主要问题是多晶硅二极管与元胞区之间的隔离问题，围绕这些问题，行业里提出了多种做法，但在实践运用中仍然存在一些不足。在此，以已经授权的发明专利201310347156.2为例，至少存在以下几个问题：

(1)该专利权利要求1中所述“在沟槽内淀积二氧化硅并回刻，在沟槽底部形成厚栅氧，作为后续形成的静电释放保护电路与沟槽式功率器件之间的绝缘层，使静电释放保护电路能放在沟槽内，所述厚栅氧的厚度为3000～4000埃米”，对应示意图3B，这一步骤在实践工艺中无法实现，因为静电释放保护电路的面积通常都超过100*100微米，即所述静电释放保护电路所在沟槽的尺寸大于100*100微米，二氧化硅淀积之后，在此沟槽之外的区域、和此沟槽底部区域的二氧化硅的厚度是相同的，按照所述步骤进行回刻，无法选择性的去除掉沟槽之外的全部二氧化硅而同时又使得沟槽内保留3000～4000埃米的二氧化硅。

(2)该专利权利要求1中所述“淀积未掺杂多晶硅，第一次多晶注入，在要形成静电释放保护电路的区域涂布光刻胶，进行第二次多晶注入，回刻去除沟槽上方的多晶硅，分别形成栅极多晶硅和静电释放保护电路多晶硅”，对应示意图3C～3F，这一步骤在实践工艺中存在结构问题，因为第二次多晶注入的硼离子只是分布在多晶硅的表层，在所述回刻去除沟槽上方的多晶硅的步骤中，没有被光刻胶覆盖的区域的沟槽上方的多晶硅都全部被刻掉了(对应示意图3F)，也即被掺杂硼离子的多晶硅表层都被刻掉了，也就无法达成所述栅极多晶硅的掺杂目的，也就是说，所述存留在沟槽中的栅极多晶硅其实没有被掺杂，MOSFET无法正常工作。

(3)在该专利权利要求1中所述“回刻去除沟槽上方的多晶硅，分别形成栅极多晶硅和静电释放保护电路多晶硅”此步工艺步骤之后，对应示意图3F，静电保护电路多晶硅在沟槽之中形成很高的台阶，即沟槽之中的多晶硅表面与绝缘层表面有很大的高度差，也即，这种制造方法并没有从根本上解决高度差的问题，而只是将台阶从沟槽外转移至沟槽内，对于后续的平台化工艺仍然有很大的难度，在台阶位置仍然会有金属残留风险。

综上所述，发明专利201310347156.2在实践生产中完全没有实施的意义，类似的，其它已经公示的技术资料和专利信息，也都存在一些问题，没有从根本上解决自带静电保护功能的沟槽型半导体器件的制造方法中存在的高台阶问题。

本案针对以上问题，提出一种新的制造方法。

发明内容