[发明专利]一种半导体结构的制备方法及半导体结构

说明书

本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过在第二硅衬底上依次生长SiGe弛豫缓冲层和完全弛豫的SiGe应变弛豫层之后，将第二硅衬底上的SiGe应变弛豫层键合在第一硅衬底上的电介质层上，之后再去除第一硅衬底和SiGe弛豫缓冲层，并减薄SiGe应变弛豫层，最后在减薄后的SiGe应变弛豫层上外延生长拉应变硅层，实现高迁移率的拉应变硅层SOI结构，同时制造出高迁移率、少杂质沾污、低杂质沾污、高质量叠层结构以及沟道结构的全新纳米片基片平台。便于后续根据应用场景在拉应变硅层中制备诸如但不限于拉应变硅沟道等结构，为FD/GAAOI器件提供优良衬底。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。

背景技术

在晶体管中引入应力是目前半导体工艺界目前所广泛使用的一种技术，由于应力的引入，可以使材料产生拉应力或或者压应力。应力的引入会使载流子的质量发生改变，提高晶体管中载流子的迁移率，可以制作相比于无应力衬底的的晶体管更低功耗以及更高迁移率的晶体管。因此引入拉应变沟道成为提高器件迁移率的主要方法。但是现有技术中，在电介质层上生长高质量的拉应变硅沟道较为困难。而且现有技术中，基于硅衬底的纳米片集成，由于受到底部叠层材料质量限制而经常出现杂质沾污、晶格缺陷、氧化层缺陷、以及顶层硅均匀性难以保证等诸多问题。

发明内容

本发明提供了一种半导体结构的制备方法及半导体结构，实现高迁移率的拉应变硅层SOI结构。

第一方面，本发明提供了一种半导体结构的制备方法，该半导体结构的制备方法包括：在第一硅衬底上生长电介质层；在第二硅衬底上生长Si(硅)Ge(锗)弛豫缓冲层，并在SiGe弛豫缓冲层上生长完全弛豫的SiGe应变弛豫层；将第二硅衬底上的SiGe应变弛豫层键合在第一硅衬底上的电介质层上；去除第一硅衬底和SiGe弛豫缓冲层，并减薄SiGe应变弛豫层；在减薄后的SiGe应变弛豫层上外延生长拉应变硅层。

在上述的方案中，提出了一种生长拉应变硅层的半导体结构的制备方法，通过在第二硅衬底上依次生长SiGe弛豫缓冲层和完全弛豫的SiGe应变弛豫层之后，将第二硅衬底上的SiGe应变弛豫层键合在第一硅衬底上的电介质层上，之后再去除第一硅衬底和SiGe弛豫缓冲层，并减薄SiGe应变弛豫层，最后在减薄后的SiGe应变弛豫层上外延生长拉应变硅层，从而实现高迁移率的拉应变硅层SOI结构。同时，由于SiGe应变弛豫层是在第二硅衬底上制备之后键合在第一硅衬底的电介质层上，所以不会对第一硅衬底造成杂质沾污、杂质沾污等，从而制造出高迁移率、少杂质沾污、低杂质沾污、高质量叠层结构以及沟道结构的全新纳米片基片平台。便于后续根据应用场景在拉应变硅层中制备诸如但不限于拉应变硅沟道等结构，为FD/GAA(gate-all-around)OI器件提供优良衬底。

在一个具体的实施方式中，减薄SiGe应变弛豫层包括：减薄SiGe应变弛豫层，直到剩余的SiGe应变弛豫层的厚度为5-100nm，通过先制备较厚的SiGe应变弛豫层之后，再减薄SiGe应变弛豫层，能够提高剩余的SiGe应变弛豫层的质量，便于外延生长出更高质量的拉应变硅层。

在一个具体的实施方式中，SiGe弛豫缓冲层和SiGe应变弛豫层的材料均为Si_1-aGe_a；其中，a的取值从SiGe弛豫缓冲层的底部至SiGe弛豫缓冲层的顶部逐渐增加，并在SiGe应变弛豫层增至最大，且SiGe应变弛豫层中的a为固定值，提高SiGe应变弛豫层的质量，便于外延生长出更高质量的拉应变硅层。

在一个具体的实施方式中，a从SiGe弛豫缓冲层的底部取值0开始，逐渐增加至SiGe应变弛豫层取值为max；其中，max的取值范围为0.2～0.45，提高SiGe应变弛豫层的质量，便于外延生长出更高质量的拉应变硅层。

在一个具体的实施方式中，电介质层的材料为SiOx、SiNx或Al₂O₃的单层或叠层组合，提高电介质层的质量。