[发明专利]包括混合堆叠功率级的数字电压调节器在审
申请号: | 202211470277.1 | 申请日: | 2022-11-23 |
公开(公告)号: | CN116339425A | 公开(公告)日: | 2023-06-27 |
发明(设计)人: | 李尔·吉尔;科斯塔·卢里亚;迈克尔·泽利克森 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G05F1/56 | 分类号: | G05F1/56 |
代理公司: | 北京东方亿思知识产权代理有限责任公司 11258 | 代理人: | 桑敏 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 包括 混合 堆叠 功率 数字 电压 调节器 | ||
本申请提供了包括混合堆叠功率级的数字电压调节器。一些实施例包括一种装置,该装置包括:位于电压调节器中的第一节点;位于电压调节器中的第二节点;以及功率级,该功率级从第一节点接收第一电压并在第二节点处提供第二电压。功率级包括在第一节点和第二节点之间彼此并联耦合的第一电路路径和第二电路路径。第一电路路径包括耦合在第一节点和第二节点之间的第一数量的至少一个晶体管。第二电路路径包括在第一节点和第二节点之间的第二数量的至少一个晶体管,其中,第一数量不等于第二数量。
技术领域
本文描述的实施例涉及电子系统中的功率管理。一些实施例涉及电压调节器。
背景技术
电压调节器用于许多电子设备或系统中,诸如计算机、平板电脑、蜂窝电话和其他电子产品。电压调节器能够操作以将输出节点的输出电压相对于输入节点的输入电压保持在目标电压范围内。输出电压经常被负载用作电源电压。电压调节器,诸如数字电压调节器(DVR),通常包括能够作为输入节点和输出节点之间的开关操作的功率晶体管。这些晶体管能够被关断或接通以在线性导通状态下工作。电压调节器还包括控制单元以监控和调整输出电压。控制单元能够通过控制功率晶体管的开关来调整输出电压。为了使功率效率最大化,电压调节器通常被设计为使输入电压尽可能接近输出电压。输入电压和输出电压之间的差值通常称为压差,其通常具有相对低的值。在特定场景下,VIN和VOUT之间的差值会相对较高(例如,高压差),并且负载电流(例如,Icc(t))相对于输出节点处的最大电流(例如,Icc_max)会显著下降。在此类特定场景下,控制单元可能会将相对少量的功率晶体管置于导通状态。因此,每个导通晶体管汲取的电流会相对较高,与满载情况相比,导致更高的损耗。这会导致严重的可靠性违规。
发明内容
根据本申请的一方面,提供一种装置,包括:位于电压调节器中的第一节点;位于电压调节器中的第二节点;以及电压调节器的功率级,功率级从第一节点接收第一电压并在第二节点处提供第二电压,功率级包括在第一节点和第二节点之间彼此并联耦合的第一电路路径和第二电路路径,第一电路路径包括耦合在第一节点和第二节点之间的第一数量的至少一个晶体管,并且第二电路路径包括耦合在第一节点和第二节点之间的第二数量的至少一个晶体管,其中第一数量不等于第二数量。
根据本申请的另一方面,提供一种装置,包括:位于电压调节器中的第一节点;位于电压调节器中的第二节点;以及电压调节器的功率级,功率级从第一节点接收第一电压并在第二节点处提供第二电压,功率级包括在第一节点和第二节点之间彼此并联耦合的第一电路路径和第二电路路径,述第一电路路径包括在第一节点和第二节点之间串联耦合的第一数量的晶体管,第二电路路径包括在第一节点和第二节点之间串联耦合的第二数量的晶体管,其中第一数量不等于第二数量。
根据本申请的另一方面,提供一种装置,包括:位于电压调节器中的第一节点;位于电压调节器中的第二节点;第一电路块,第一电路块包括在第一节点和第二节点之间的第一并联电路路径,第一并联电路路径中的每个包括耦合在第一节点和第二节点之间的至少一个晶体管;第二电路块,第二电路块包括在第一节点和第二节点之间的第二并联电路路径,第二并联电路路径中每个包括串联耦合在第一节点和第二节点之间的晶体管;以及第三电路块,第三电路块包括在第一节点和第二节点之间的第三并联电路路径,第三并联电路路径中的每个包括串联耦合在第一节点和第二节点之间的晶体管,其中第二电路块中的晶体管的数量是s2,其中s是第二电路块中的在第一节点和第二节点之间的电路路径中的串联晶体管的数量。
根据本申请的另一方面,提供一种装置,包括:处理核;以及数字电压调节器,数字电压调节器耦合到处理核,数字电压调节器包括:第一节点,第一节点接收第一电压;第二节点,第二节点提供比第一电压小的第二电压;以及功率级,功率级耦合到第一节点和第二节点,功率级包括在第一节点和第二节点之间彼此并联耦合的第一电路路径和第二电路路径,第一电路路径包括耦合在第一节点和第二节点之间的单个晶体管,并且第二电路路径包括串联耦合在第一节点和第二节点之间并且与第一节点和第二节点之间的单个晶体管并联耦合的附加晶体管。
附图说明
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