[发明专利]一种FPGA原型验证系统、数据传输方法、设备及存储介质

说明书

本发明公开了一种FPGA原型验证系统、数据传输方法、设备及存储介质，系统包括：多个FPGA，FPGA之间通过高速IO接口连接，高速IO接口包括接口转换模块、链路层、物理层；发送侧FPGA的接口转换模块将第一信号编排成第一数据，并将第一数据经数据选择器分组后存储到异步存储单元；链路层从异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给物理层；物理层将接收到的组合校验码后的第一数据转化成第二信号，并将第二信号发送给接收侧FPGA。本发明的方案，通过高速IO接口实现了FPGA原型验证系统中FPGA之间的数据传输，提高了数据传输速率和带宽。

技术领域

本发明涉及芯片验证技术领域，尤其涉及一种FPGA原型验证系统、数据传输方法、设备及存储介质。

背景技术

FPGA(Filed Programmable Gate Array，现场可编程逻辑阵列)原型验证系统是在芯片设计过程中搭建的软硬件一体的系统验证环境，是为芯片流片回来前提供的调试驱动软件的平台，以达到软硬件协同开发目的。同时FPGA原型验证系统，还可以作为芯片仿真验证的补充，FPGA内部可以生成真实的电路，并且对接真实的硬件子卡，相比软件仿真使用的软件模型，可发现更多隐蔽的问题，达到充分验证芯片功能的目的。此外FPGA验证相对软件仿真，速度更快，验证效率提升几个数量级，可显著缩短芯片研发周期。由于芯片逻辑规模庞大，通常情况需要芯片逻辑分割至多颗FPGA芯片进行验证，市面上Synopsys、Cadence、S2C等公司都拥有成熟商用的FPGA原型系统，也有公司自己制作的FPGA验证系统。现有技术中，为了实现多FPGA原型系统，通常采用在一个FPGA板上放置四颗FPGA，将FPGA上所有可用的GPIO(General Purpose Input Output通用的输入输出)连接标准的连接器，通过线缆灵活连接起来，同时还可以实现多个FPGA板的级联，因此当前FPGA原型系统中FPGA芯片之间大多通过GPIO互连，但是GPIO互连在某些场景有些局限，如互连的距离、灵活性和带宽方面都有些限制。

以当前Synopsys的HAPS原型系统为例，HAPS系统的发展是随着Xilinx FPGA芯片的更新换代不断升级的，HAPS系统家族包括HAPS-10、20、30、50、60、80和100，HAPS-100基于Xilinx的VU19P芯片是当前最先进原型验证系统，超大容量和SOC核心频率工作在20-50MHz，HAPS-100中使用GPIO专用插座通过外部线缆实现FPGA之间的互连。由于GPIO互连接口内部逻辑分割处信号较多，需要分时复用GPIO互连物理接口，因此GPIO互连接口本身特性限制了接口速率和带宽，并且通过外部线缆连接限制了互连的灵活性和系统规模，而且多个FPGA芯片共用一个同步时钟，增加了板级设计和级联的复杂度，对于FPGA内部时钟约束设计和综合布线提升了难度，并且为了保证发送侧FPGA和接收侧FPGA之间的数据同步，必须使传输的数据在同一个时钟内传输完成，由此导致每个FPGA的时钟频率较低，降低了FPGA原型验证系统的芯片验证效率。

发明内容

有鉴于此，本发明提出了一种FPGA原型验证系统、数据传输方法、设备及存储介质，解决了现有FPGA原型验证系统的GPIO互连接口速率和带宽问题；还解决了GPIO互连接口灵活性差，系统规模较小的问题；还解决GPIO互连多个FPGA时钟的同步问题。

基于上述目的，本发明实施例的一方面提供了一种FPGA原型验证系统，系统具体包括：多个FPGA，所述FPGA之间通过高速IO接口连接，所述高速IO接口包括接口转换模块、链路层、物理层，所述FPGA包括发送侧FPGA和接收侧FPGA；

所述发送侧FPGA的接口转换模块配置为将第一信号编排成第一数据，并将所述第一数据经数据选择器分组后存储到所述发送侧FPGA的异步存储单元；

所述发送侧FPGA的链路层配置为从所述异步存储单元读取分组后的第一数据，并将读取的分组后的第一数据和循环冗余校验码组合后发送给所述发送侧FPGA的物理层；