[发明专利]使用早期和后期地址以及循环计数寄存器来跟踪架构状态的流引擎

权利要求书

1.一种装置，其包括：

处理内核；

内存；以及

内存控制器，其联接到所述处理内核和所述内存，其中所述内存控制器包括：

第一地址生成器，其被配置为生成第一组地址；

内存接口，其联接到所述内存并且被配置为基于所述第一组地址检索一组数据元素；

缓冲器，其被配置为存储所述一组数据元素；

保持寄存器，其联接到所述处理内核并且被配置为存储所述一组数据元素中的第一数据元素；

以及

第二地址生成器，其被配置为生成与所述一组数据元素中的第二数据元素相对应的地址；

其中所述内存控制器被配置为：

从所述处理内核接收读取指令；并且

基于所述读取指令：

将所述第一数据元素提供给所述处理内核；

使所述第二地址生成器产生所述地址；并且

使所述第二数据元素从所述缓冲器提供给所述保持寄存器并替换所述第一数据元素。

2.根据权利要求1所述的装置，其中所述第一地址生成器包括：

多个循环计数寄存器；

多个加法器，其联接到所述多个循环计数寄存器；

多个比较器，其联接到所述多个加法器，并且每个比较器被配置为：

将所述多个加法器中的相应加法器的输出与阈值进行比较；并且

基于所述多个加法器中的所述相应加法器的所述输出等于所述阈值，提供被配置为引起下一个较高循环的迭代的循环结束信号。

3.根据权利要求2所述的装置，其中：

所述第一地址生成器包括多个寄存器，所述多个寄存器被配置为存储用于所述多个比较器的所述阈值；并且

所述阈值基于流定义模板。

4.根据权利要求2所述的装置，其中所述第一地址生成器包括：

多个乘法器，其联接到所述多个加法器，并且每个乘法器被配置为将所述多个加法器中的相应加法器的输出乘以数据元素大小以确定所述第一组地址中的地址。

5.根据权利要求2所述的装置，其中：

所述处理内核具有调试器功能；并且

所述多个循环计数寄存器的值可由所述处理内核经由所述调试器功能访问。

6.根据权利要求1所述的装置，还包括地址寄存器，所述地址寄存器联接到所述第一地址生成器和所述内存接口，并且被配置为存储所述第一组地址中的第一地址，所述第一地址对应于要由所述内存接口从所述内存检索的下一个数据元素。

7.根据权利要求1所述的装置，其中所述内存包括二级高速缓存即L2高速缓存，并且所述内存接口被配置为直接从所述L2高速缓存检索所述一组数据元素。

8.根据权利要求1所述的装置，包括一级高速缓存即L1高速缓存和二级高速缓存即L2高速缓存，其中：

所述内存包括所述L2高速缓存；并且

所述内存接口被配置为经由不包括所述L1高速缓存的数据路径从所述L2高速缓存检索所述一组数据元素。

9.根据权利要求1所述的装置，其中所述内存控制器包括数据格式化电路，所述数据格式化电路联接在所述缓冲器和所述保持寄存器之间，并且被配置为格式化包括所述第二数据元素的所述一组数据元素的子集，使得所述一组数据元素的经格式化的子集被存储在所述保持寄存器中。

10.根据权利要求9所述的装置，其中所述数据格式化电路被配置为根据流定义模板格式化所述一组数据元素的所述子集。

11.根据权利要求9所述的装置，还包括参考队列，所述参考队列联接到所述数据格式化电路，并且被配置为针对所述一组数据元素中的每个元素存储：

所述元素存储在所述缓冲器中的地址；以及

要由所述数据格式化电路应用的所述元素的格式。