[发明专利]一种基于不恢复余数法的硬件开方模块

说明书

本发明公开一种基于不恢复余数法的整数开方硬件模块，该模块包括：总线接口单元和开方迭代运算单元；其中，总线接口单元采用AHB协议，负责CPU与硬件加速内核之间的控制信号和数据交互，同时控制各个模块之间的信号交互，针对外部总线输入数据进行预处理，实现对输入到迭代模块中的输入值进行调整，优化迭代次数，并调整输出结果；开方迭代运算单元完成不恢复余数算法整数开方功能，由单次的迭代模块来构成逐级流水线结构。由单次的迭代模块来构成逐级流水线结构，同时充分利用业内常用MCU总线外设挂载需求和低成本方案，提高开方运算的运算效率，利用传统浮点开方硬件实现算法变换成整数运算，并设计接口以兼容计算能力较低的内核应用。

技术领域

本发明公开了一种基于不恢复余数法的硬件开方模块设计，涉及整数开方算法硬件实现技术，属于集成电路的技术领域。

背景技术

随着自动化控制领域的发展以及大规模集成电路和数字通信的高速发展，越来越多的数字信号处理要求开平方等运算的硬件实现，较为常用包括全周傅氏算法，均方根算法以及傅里叶算法等。同时利用MCU芯片针对工业内多种系统进行控制技术日益成熟。出于对成本，开发平台及通用性等因素的综合考虑，现在的大部分厂商仍选择计算能力较低MCU内核作为首要的系统控制解决方案。为了减轻主控MCU对特定计算能力的不足，同时满足系统控制算法的高精度与实时性要求。针对系统算法中的高精度实时性控制所需复杂数学运算部分，芯片厂商采用硬件加速器对非线性运算实现硬件加速，而开方运算应用于多种算法当中，针对开方运算进行硬件加速可以提高系统控制灵活性和可靠性。

目前，常见的开方硬件实现方法主要包含基于乘法运算的函数迭代方法和基于数字循环方法这两大类算法。

基于函数迭代法的收敛速度快，延时较小，但是因为迭代运算过程的基本运算操作是乘法运算，有两种结构设计，一是使用微处理器的乘法部件来进行乘法运算则需要等待乘法指令完成，且会增加控制逻辑，此种结构可以节省芯片面积，但是开方器的性能则受到乘法器的资源竞争影响；第二种结构是为开方器单独设计乘法运算硬件，乘法运算会占用较大芯片面积，如此会增大面积和功耗，但是可以使开方器的性能不受外在因素影响。由于乘法器需要耗费大量的逻辑单元，所以该算法不适合全流水线操作，并且很难恢复余数。不管是哪种结构设计，乘法器在运算过程中都不能产生满足精度的结果，如果不增加额外运算，也不能得到准确的部分余数值。

基于数字循环法的开方器，收敛速度是线性的，硬件实现简单，既节省面积，又降低功耗，是大多数微处理器除法器设计采用的算法。与基本运算是乘法运算函数迭代法相比较，其运算延时、功耗和面积更占优势。

对于数字循环算法又可以分为三种硬件实现算法，分别是恢复余数法，不恢复余数法以及SRT算法。恢复余数算法在硬件迭代过程中，每次循环只能得到结果中的一位数值，同时需要一次减法操作(无论部分余数是正数还是负数或是零)，和一次可能的加法操作(只有当部分余数为负的时候才需要)。这种算法的局限性在于一个结果数值位可能需要两步来实现，破坏了算法的连贯性，使算法的计算步数事先不定。为了保持算法的连贯性，可以用多路选择器选择未减之前的部分余数，保持算法的连贯性，但是这样做性能提高的并不明显。

不恢复部分余数算法思路为：若当前的部分余数非负，够减，则该次循环的平方根数值位为“1”；否则，取数值位为“-1”。至于部分余数的更新就要根据选取的数值位来决定是做加法运算还是做减法运算。这样就避开了恢复部分余数这一步了。其算法性能的提高是因为减少了关键路径(当部分余数为负值时还需额外的“恢复”操作)的延迟，但迭代过程中仍需要作全长的加法。

SRT算法既不用恢复余数也不需要在计算部分余数过程中作全长加法，其性能最好，但商选函数硬件实现复杂，硬件资源消耗较大。同时每一次迭代都需要相同的硬件资源开销，不能连续输入被开方数，计算的结果还要用CPA硬件电路实现其转化为2的补码，因此限制了它的应用。