[发明专利]半导体器件的制作方法、半导体器件以及晶体管

说明书

本申请提供了一种半导体器件的制作方法、半导体器件以及晶体管，该方法包括：首先，提供包括相邻的第一区域以及第二区域的基底，第一区域包括间隔设置的多个第一子区域以及间隔设置的多个第二子区域；然后，对多个第一子区域以及第二区域进行第一预定处理，且使得第二区域的部分形成预备掺杂区域；之后，对多个第二子区域以及预备掺杂区域进行第二预定处理，使得多个第二子区域形成第二掺杂区域，预备掺杂区域形成目标掺杂区域；最后，在基底的部分表面上形成第一器件层，得到第一器件，且在基底的部分表面上形成第二器件层，得到第二器件。保证了第二器件的开启电压较小，保证了半导体器件的性能较好。

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体器件的制作方法、半导体器件以及晶体管。

背景技术

因Native MOS（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）具有较小的开启电压，即只需要给一个很小的电压，器件就可以开启工作，主要在特定电路中使用。

目前，中压器件制程工艺的开发中，Native MOS（本征型金属氧化物半导体晶体管）的设计不需要额外的光罩，它与N+/P+共享源区以及漏区的离子注入时的光罩，且与MV（中压）NLDD（N Lightly Doped Drain，N型轻掺杂漏极）/PLDD（P型轻掺杂漏极）共享LDD（轻掺杂漏极）光罩，Native NMOS（本征型金属氧化物半导体N型晶体管）与HPD（高压P型漂移区）共享Well（阱）光罩。

但是，由于目前Native NMOS和HPD是共享光罩，Native NMOS的Well，即HPD浓度过大，导致Native NMOS的阈值电压较大，开启较慢，使得开启电压在0.5V左右（一般NativeMOS的开启电压＜0.2V），达不到客户对于Native MOS器件要求。

另外，目前为了降低Native MOS的开启电压，一般采用降低Native NMOS Well的掺杂量，即减少HPD的掺杂量，可达到降低开启电压的目的，比如，当HPD减少1/2时，开启电压可以降低到0.2V左右。

但是，如果通过降低HPD的掺杂量来实现降低开启电压的目的，就需要增加光罩，来达到Native NMOS的HPD和其他区域的HPD实现两种不同的注入浓度的目的，而增加光罩的同时会增加制程过程，提高制造成本。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体器件的制作方法、半导体器件以及晶体管，以解决现有技术中的耗尽型晶体管的开启电压较大以及成本较高的问题。

根据本发明实施例的一个方面，提供了一种半导体器件的制作方法，所述方法包括：提供基底，所述基底包括相邻的第一区域以及第二区域，其中，所述第一区域包括间隔设置的多个第一子区域以及间隔设置的多个第二子区域；对多个所述第一子区域以及所述第二区域进行第一预定处理，使得多个所述第一子区域形成第一掺杂区域，且所述第二区域的部分形成预备掺杂区域；对多个所述第二子区域以及所述预备掺杂区域进行第二预定处理，使得多个所述第二子区域形成第二掺杂区域，且所述预备掺杂区域形成目标掺杂区域，所述第一预定处理以及所述第二预定处理分别包括离子注入，所述第一预定处理与所述第二预定处理的掺杂类型不同，且所述第一预定处理与所述第二预定处理的掺杂浓度不同；在所述基底的部分表面上形成第一器件层，得到第一器件，且在所述基底的部分表面上形成第二器件层，得到第二器件，其中，所述第一器件层在所述基底中的投影位于所述第一掺杂区域或者所述第二掺杂区域中，所述第二器件层在所述基底中的投影位于所述目标掺杂区域中。