[发明专利]一种应用于高速时钟处理系统中的可控延时设备

权利要求书

1.一种应用于高速时钟处理系统中的可控延时设备，其特征在于，包括：

数字控制模块、第一延时控制模块和第二延时控制模块；

所述数字控制模块分别连接所述第一延时控制模块和第二延时控制模块；

所述第一延时控制模块的输入端接入时钟信号，输出端连接所述第二延时控制模块的输入端；

所述第二延时控制模块的输出端输出时钟信号；

所述数字控制模块用于产生数字控制信号；

所述第一延时控制模块用于接入数字控制信号中的低位数字控制信号，并根据所述低位数字控制信号对所述时钟信号进行高精度延时控制；

所述第二延时控制模块用于接入数字控制信号中的高位数字控制信号，并根据所述高位数字控制信号对所述时钟信号进行低精度延时控制；

所述第一延时控制模块包括：多级第一延时控制单元；

所述第二延时控制模块包括：译码器和多级第二延时控制单元；

所述译码器用于将所述高位数字控制信号进行译码，并输出译码真值信号；

所述第二延时控制单元包括：

第五反相器、第一与非门、第二与非门和第三与非门；

所述第五反相器的输入端接入所述译码真值信号；输出端连接所述第一与非门的输入端；

所述第一与非门的输入端接入所述时钟信号；输出端连接所述第三与非门的输入端；

所述第二与非门的输入端接入所述时钟信号和所述译码真值信号；输出端连接下一级第二延时控制单元中的第一与非门的输入端；

所述第三与非门的输入端接入下一级第二延时控制单元中的第三与非门的输出端；输出端输出所述时钟信号。

2.根据权利要求1所述的设备，其特征在于，所述第一延时控制单元包括：

第一反相器、第二反相器、第三反相器、第四反相器和开关电容阵列组；

所述第一反相器的输入端接入时钟信号，输出端连接所述第二反相器的输入端；

所述第二反相器的输出端连接所述开关电容阵列组和所述第三反相器的输入端；

所述第三反相器的输出端连接所述第四反相器的输入端；

所述第四反相器的输出端输出时钟信号。

3.根据权利要求2所述的设备，其特征在于，所述开关电容阵列组包括多个顺序连接的开关电容阵列，且开关电容阵列中的开关电容个数呈等比数列；

所述低位数字控制信号中的各位数字控制信号与所述开关电容阵列组中的各开关电容阵列一一对应。

4.根据权利要求2所述的设备，其特征在于，所述开关电容包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；

所述第二PMOS管的栅极连接所述第一PMOS管的源极；源极和漏极连接电源；

所述第一PMOS管的栅极接入所述低位数字控制信号的二进制取反信号；漏极连接所述第一NMOS管的漏极；

所述第一NMOS管的栅极接入所述低位数字控制信号；源极连接所述第二NMOS管的栅极；

所述第二NMOS管的源极和漏极接地。

5.根据权利要求1所述的设备，其特征在于，所述时钟信号经过的第二延时控制单元个数与所述高位数字控制信号的数值正相关。

6.根据权利要求1所述的设备，其特征在于，所述数字控制模块在产生数字控制信号时，所述高位数字控制信号每变化一次，使所述低位数字控制信号循环一个周期。