[发明专利]一种应用于高速时钟处理系统中的可控延时设备

说明书

本申请涉及一种应用于高速时钟处理系统中的可控延时设备，包括：数字控制模块、第一延时控制模块和第二延时控制模块。数字控制模块产生数字控制信号，第一延时控制模块接入数字控制信号中的低位数字控制信号，并根据低位数字控制信号对时钟信号进行高精度延时控制；第二延时控制模块接入数字控制信号中的高位数字控制信号，并根据高位数字控制信号对时钟信号进行低精度延时控制。本申请中，时钟信号首先输入第一延时控制模块，第一延时控制模块用于实现高精度的延时控制，然后再通过第二延时控制模块增加时钟信号整体的延时范围，实现了时钟信号延时控制精度与范围的同时满足，解决了现有技术中接收端的数据以及时钟的相位不完全匹配的问题。

技术领域

本申请涉及集成电路技术领域，尤其涉及一种应用于高速时钟处理系统中的可控延时设备。

背景技术

随着集成电路技术的发展，以及人们对数据通信的带宽要求的不断增长，高速以及低功耗已经成为短距离多通道SerDes（SERializer/DESerializer，串行器/解串器）技术的两大主流方向。由于短距离多通道SerDes系统中，每个通道的PCB（Printed CircuitBoard，印制电路板）走线延时会有失配，同时集成电路制造过程中每个通道之间的光照生产不完全相同，使得接收端的数据以及时钟的相位不完全匹配，导致数据接收端出现误码。

发明内容

为至少在一定程度上克服相关技术中每个通道的PCB走线延时会有失配，同时集成电路制造过程中每个通道之间的光照生产不完全相同，使得接收端的数据以及时钟的相位不完全匹配的问题，本申请提供一种应用于高速时钟处理系统中的可控延时设备。

本申请的方案如下：

一种应用于高速时钟处理系统中的可控延时设备，包括：

数字控制模块、第一延时控制模块和第二延时控制模块；

所述数字控制模块分别连接所述第一延时控制模块和第二延时控制模块；

所述第一延时控制模块的输入端接入时钟信号，输出端连接所述第二延时控制模块的输入端；

所述第二延时控制模块的输出端输出时钟信号；

所述数字控制模块用于产生数字控制信号；

所述第一延时控制模块用于接入数字控制信号中的低位数字控制信号，并根据所述低位数字控制信号对所述时钟信号进行高精度延时控制；

所述第二延时控制模块用于接入数字控制信号中的高位数字控制信号，并根据所述高位数字控制信号对所述时钟信号进行低精度延时控制。

优选地，所述第一延时控制模块包括：多级第一延时控制单元；

所述第二延时控制模块包括：译码器和多级第二延时控制单元；

所述译码器用于将所述高位数字控制信号进行译码，并输出译码真值信号。

优选地，所述第一延时控制单元包括：

第一反相器、第二反相器、第三反相器、第四反相器和开关电容阵列组；

所述第一反相器的输入端接入时钟信号，输出端连接所述第二反相器的输入端；

所述第二反相器的输出端连接所述开关电容阵列组和所述第三反相器的输入端；

所述第三反相器的输出端连接所述第四反相器的输入端；

所述第四反相器的输出端输出时钟信号。

优选地，所述开关电容阵列组包括多个顺序连接的开关电容阵列，且开关电容阵列中的开关电容个数呈等比数列；

所述低位数字控制信号中的各位数字控制信号与所述开关电容阵列组中的各开关电容阵列一一对应。