[发明专利]热电子晶体管及其制备方法、肖特基势垒高度提取方法

说明书

本发明涉及半导体器件技术领域，尤其涉及一种热电子晶体管及其制备方法、肖特基势垒高度提取方法，热电子晶体管包括发射极、基极及集电极，在发射极与基极之间设置有隧穿势垒层，在基极与集电极之间设置有无机半导体层。本发明的热电子晶体管在发射极与基极之间设置有隧穿势垒层，在基极与集电极之间设置有无机半导体层，本发明利用隧穿势垒层隔断发射极和基极，达到了精准控制隧穿势垒层厚度的效果。与传统制备肖特基二极管以及肖特基薄膜晶体管的方法相比，这样的热电子晶体管采用热电子能谱的方法提取铟镓锌氧化合物无机半导体层与金属基极的肖特基势垒，考虑到了界面态和体电阻对势垒高度的影响，得到的结果也更为准确。

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种热电子晶体管及其制备方法、肖特基势垒高度提取方法。

背景技术

随着现代科学技术的发展，对柔性透明电子技术的需求逐渐增加，为了满足高分辨率，高开启速度以及大面积尺寸制备的平板显示的巨大市场需求，新型非晶氧化物半导体材料铟镓锌氧(a-IGZO)成为了一种可替代非晶硅和多晶硅的研究热点。由于其具备高电子迁移率，高开关比，低关态电流，与柔性衬底相兼容以及可低温制备等多项优势在下一代平板显示以及传统的CMOS器件中具有广阔的应用前景。过去20年，人们在制备相关a-IGZO薄膜晶体管的器件和提高器件性能上做了巨大努力。尽管通过不断的创新，基于IGZO的新型电子器件实现了显著进步，已经能够达到商业化应用的水平，但是器件性能仍然面临可靠性和稳定性的问题。其中，源漏极金属接触电阻会严重影响沟道中载流子的输运，大的接触电阻会降低有效电子迁移率，增大器件的功耗。界面处肖特基势垒的高度和宽度是产生接触电阻的主要原因，因此在考虑界面态的前提下，提取本征肖特基势垒高度对于研究a-IGZO与接触金属之间的界面问题上具有重要意义。

迄今为止，主要有两种方法可以提取金属和a-IGZO之间的肖特基势垒。第一种方法是制备肖特基势垒二极管，利用热电子发射理论来解释肖特基接触的电流传输机制。在热电子发射模型中，由于半导体表面存在杂质、缺陷和镜像力降低效应等导致势垒高度的不均匀性；另外在正向偏压下，高载流子浓度的半导体使得部分电子通过量子隧穿的方式穿过势垒，因此电流经过金属-半导体接触传输模型通常不能完全被热发射理论拟合，使得肖特基二极管电流偏离理想情况。

另一种方法是制备肖特基势垒薄膜晶体管。肖特基势垒薄膜晶体管源极与半导体形成肖特基接触，利用栅极电压产生的场效应对源极与沟道形成的势垒高度进行调制，注入肖特基结的电子与势垒高度成指数关系。但是此类器件工作机制比传统的薄膜晶体管更加复杂，也没有成熟合适的物理模型深入研究该类器件的机理。

因此这两种方法计算出的势垒高度与实际的势垒高度存在偏差，无法得到准确的值。

发明内容

本发明提供一种热电子晶体管及其制备方法、肖特基势垒高度提取方法，用以解决现有提取金属和a-IGZO之间的肖特基势垒的方法计算出的势垒高度与实际的势垒高度存在偏差的问题。

本发明的第一方面，本发明提供一种热电子晶体管，包括发射极、基极及集电极，在所述发射极与所述基极之间设置有隧穿势垒层，在所述基极与所述集电极之间设置有无机半导体层。

上述方案中，本发明现有提取金属和a-IGZO之间的肖特基势垒的方法计算出的势垒高度与实际的势垒高度存在偏差的问题，本发明的热电子晶体管在发射极与基极之间设置有隧穿势垒层，在基极与集电极之间设置有无机半导体层，本发明利用隧穿势垒层隔断发射极和基极，达到了精准控制隧穿势垒层厚度的效果。与传统制备肖特基二极管以及肖特基薄膜晶体管的方法相比，将这样的热电子晶体管采用热电子能谱的方法提取铟镓锌氧化合物无机半导体层与金属基极的肖特基势垒，同时考虑到了界面态和体电阻对势垒高度的影响，得到的结果也更为准确。