[发明专利]一种精度可控近似乘法器设计方法及存储介质在审
申请号: | 202211575755.5 | 申请日: | 2022-12-09 |
公开(公告)号: | CN115934028A | 公开(公告)日: | 2023-04-07 |
发明(设计)人: | 尚德龙;李阳;乔树山;周玉梅 | 申请(专利权)人: | 中科南京智能技术研究院 |
主分类号: | G06F7/523 | 分类号: | G06F7/523;G06F7/503 |
代理公司: | 南京纵横知识产权代理有限公司 32224 | 代理人: | 韩红莉 |
地址: | 211135 江苏省南京市江宁*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一种 精度 可控 近似 乘法器 设计 方法 存储 介质 | ||
1.一种精度可控近似乘法器设计方法,其特征在于,包括:
对输入信号进行计算,获得部分积;
对部分积进行压缩;
对压缩后的部分积进行求和,获得乘积结果。
2.根据权利要求1所述的一种精度可控近似乘法器设计方法,其特征在于,
对输入信号进行计算,获得部分积,通过以下步骤实现:
8bit的输入信号乘数A和乘数B的7~5bit输入精确Radix-4 Booth编码电路,获得PP2;
8bit的输入信号乘数A和乘数B的5~2bit输入近似Radix-8 Booth编码电路,获得PP1;
8bit的输入信号乘数A和乘数B的2~0bit输入近似Radix-8 Booth编码电路,获得PP0;
确定PP2的正负、PP1的正负和PP0的正负,获得PP2的正负符号sign2、PP1的正负符号sign1和PP0的正负符号sign0;
对PP0、 PP1和PP2进行移位和符号位扩展,分别获得I0、I1和I2。
3.根据权利要求2所述的一种精度可控近似乘法器设计方法,其特征在于,
对PP0、 PP1和PP2进行移位和符号位扩展,分别获得I0、I1和I2,通过以下步骤实现:
对PP0进行符号扩展,获得I0;
对PP1左移3bit并进行符号扩展,获得I1;
对PP2左移6bit并进行符号扩展,获得I2。
4.根据权利要求3所述的一种精度可控近似乘法器设计方法,其特征在于,
对压缩后的部分积进行求和,获得乘积结果,通过以下步骤实现:
将I0、I1和I2压缩为2行,获得I3和I4。
5.根据权利要求4所述的一种精度可控近似乘法器设计方法,其特征在于,
对压缩后的部分积进行求和,获得乘积结果,通过以下步骤实现:
利用加法器将I3和I4相加,得到16bit乘积结果。
6.根据权利要求5所述的一种精度可控近似乘法器设计方法,其特征在于,
利用加法器将I3和I4相加,得到16bit乘积结果,通过以下步骤实现:
采用精确串行进位加法器将I3的8~15bit位和I4的8~15bit位相加,采用精度可控全加器将I3的1~7bit位和I4的1~7bit位相加,得到16bit乘积结果。
7.根据权利要求6所述的一种精度可控近似乘法器设计方法,其特征在于,
I3的8~15bit和I4的8~15bit采用精确串行进位加法器进行相加,I3的0~7bit和I4的0~7bit采用精度可控全加器相加。
8.根据权利要求7所述的一种精度可控近似乘法器设计方法,其特征在于,
精度可控全加器的布尔逻辑表达式:
式中,A为I3的1~7bit,B为I4的1~7bit,Cin是来自上一级加法器的进位信号,sel是精度控制输入信号,S为加法和输出信号,构成了乘法器最终乘积结果的1-7bit,C为加法器的进位输出信号。
9.一种电子设备,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序,其特征在于,所述处理器执行所述程序时实现权利要求1至8中任一项所述方法的步骤。
10.一种计算机可读存储介质,其上存储有计算机程序,其特征在于,该计算机程序被处理器执行时实现权利要求1至8中任一项所述方法的步骤。
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