[发明专利]一种精度可控近似乘法器设计方法及存储介质

说明书

本发明公开一种精度可控近似乘法器设计方法及存储介质，对输入信号进行计算，获得部分积；对部分积进行压缩；对压缩后的部分积进行求和，获得乘积结果。本发明近似乘法器首先在处理booth算法产生的负部分积时提出了新的思路，在不增加额外部分积的同时采用1个或门两个与门来部分弥补了近似取补操作的误差。基于混合radix booth算法的近似乘法器和精度可控制全加器电路相结合，根据不同的输入控制信号实现不同的运算精度，从而实现参数化控制精度和硬件开销。

技术领域

本发明涉及一种精度可控近似乘法器设计方法及存储介质，属于近似乘法器技术领域。

背景技术

近些年来随着数字密集型应用的兴起，如深度学习等，这些技术往往需要大量的卷积运算，而卷积中的乘法运算占据的硬件开销和功耗。但同时，此类应用具有一定的容错性，可以容忍一定范围内的误差，因此近似计算逐渐被应用在此类可容错系统中，可容错应用除深度学习外，还包括图像处理应用，如图像滤波，边缘检测和图像锐化，在此类图像处理应用中需要大量的乘法运算，把精确计算用近似计算来代替，并且产生的误差可以容忍或者说对结果产生影响较小，那么精确乘法器就可以用近似乘法器代替。近似计算是一种新兴的电路设计方法，其计算结果是一个带有误差的近似值，这使得电路结构可以简化，从而提高电路性能，降低电路功耗，节约电路面积。

近似乘法器是近似计算中一个重要的研究领域，但乘法相比其他运算如加法往往在计算中消耗更多的面积和功耗。

发明内容

本发明所要解决的技术问题是克服现有技术的缺陷，提供一种精度可控近似乘法器设计方法及存储介质，在可容错应用中，将精确乘法器替换为本发明的近似乘法器后，可以显著降低运算电路的面积、功耗和延时。

为达到上述目的，本发明提供一种精度可控近似乘法器设计方法，包括：

对输入信号进行计算，获得部分积；

对部分积进行压缩；

对压缩后的部分积进行求和，获得乘积结果。

优先地，对输入信号进行计算，获得部分积，通过以下步骤实现：8bit的输入信号乘数A和乘数B的7～5bit输入精确Radix-4 Booth编码电路，获得PP2；

8bit的输入信号乘数A和乘数B的5～2bit输入近似Radix-8 Booth编码电路，获得PP1；

8bit的输入信号乘数A和乘数B的2～0bit输入近似Radix-8 Booth编码电路，获得PP0；确定PP2的正负、PP1的正负和PP0的正负，获得PP2的正负符号sign2、PP1的正负符号sign1和PP0的正负符号sign0；

对PP0、PP1和PP2进行移位和符号位扩展，分别获得I0、I1和I2。

优先地，对PP0、PP1和PP2进行移位和符号位扩展，分别获得I0、I1和I2，通过以下步骤实现：

对PP0进行符号扩展，获得I0；

对PP1左移3bit并进行符号扩展，获得I1；

对PP2左移6bit并进行符号扩展，获得I2。

优先地，对压缩后的部分积进行求和，获得乘积结果，通过以下步骤实现：

将I0、I1和I2压缩为2行，获得I3和I4。

优先地，对压缩后的部分积进行求和，获得乘积结果，通过以下步骤实现：

利用加法器将I3和I4相加，得到16bit乘积结果。

优先地，利用加法器将I3和I4相加，得到16bit乘积结果，通过以下步骤实现：