[发明专利]一种FPGA配置过程中硬件暂停机制的实现方法及装置

权利要求书

1.一种FPGA配置过程中硬件暂停机制的实现方法，其特征在于，所述方法包括：

从机接口SI端对第一比特流进行解析，得到该第一比特流中的暂停位置；

所述SI端在所述第一比特流中的所述暂停位置添加对应的暂停帧，得到所述第二比特流；

所述SI端将所述第二比特流存入先进先出的数据缓存器FIFO中；

当主机接口MI端从所述FIFO中读取所述第二比特流时，如果读出的是暂停帧，则将该暂停帧指示的暂停时间加载进计数器中，并开始针对暂停过程的倒计时；所述MI端停止从所述FIFO读取数据和往外发送数据，直到所述暂停过程结束。

2.根据权利要求1所述的方法，其中，在从机接口SI端对第一比特流进行解析之前，所述方法还包括：

所述SI端从配置总线中获取所述第一比特流，所述第一比特流是利用电子自动化设计EDA工具对用户设计文件进行转换而得到。

3.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在所述暂停过程中，所述SI端继续向所述FIFO中存数据，直到所述FIFO满为止。

4.根据权利要求1所述的方法，其特征在于，所述方法还包括：

基于所述暂停过程结束，所述MI端继续从所述FIFO中读取所述第二比特流。

5.根据权利要求1所述的方法，其特征在于，所述方法还包括：

如果读出的是非暂停帧，将该非暂停帧传输至现场可编程逻辑门阵列FPGA芯片，以配置所述FPGA芯片。

6.一种FPGA配置过程中硬件暂停机制的实现装置，其特征在于，所述装置包括：

第一比特流解析模块，用于通过从机接口SI端对第一比特流进行解析，得到该第一比特流中的暂停位置；

第二比特流获取模块，用于通过所述SI端在所述第一比特流中的所述暂停位置添加对应的暂停帧，得到所述第二比特流；

数据缓存器存储模块，用于通过所述SI端将所述第二比特流存入先进先出的数据缓存器FIFO中；

第二比特流读取模块，用于当主机接口MI端从所述FIFO中读取所述第二比特流时，如果读出的是暂停帧，则将该暂停帧指示的暂停时间加载进计数器中，并开始针对暂停过程的倒计时；通过所述MI端停止从所述FIFO读取数据和往外发送数据，直到所述暂停过程结束。

7.根据权利要求6所述的装置，其中，所述装置还包括：

第一比特流获取模块，用于通过所述SI端从配置总线中获取所述第一比特流，所述第一比特流是利用电子自动化设计EDA工具对用户设计文件进行转换而得到。

8.根据权利要求6所述的装置，所述第二比特流读取模块还用于：

在所述暂停过程中，通过所述SI端继续向所述FIFO中存数据，直到所述FIFO满为止。

9.根据权利要求6所述的装置，所述第二比特流读取模块还用于：

基于所述暂停过程结束，通过所述MI端继续从所述FIFO中读取所述第二比特流。

10.根据权利要求6所述的装置，所述第二比特流读取模块还用于：

如果读出的是非暂停帧，将该非暂停帧传输至现场可编程逻辑门阵列FPGA芯片，以配置所述FPGA芯片。