[发明专利]一种FPGA配置过程中硬件暂停机制的实现方法及装置

说明书

本发明提供一种FPGA配置过程中硬件暂停机制的实现方法及装置。该方法包括：首先，从机接口SI端对第一比特流进行解析，得到该第一比特流中的暂停位置；接着，所述SI端在所述第一比特流中的所述暂停位置添加对应的暂停帧，得到所述第二比特流；然后，所述SI端将所述第二比特流存入先进先出的数据缓存器FIFO中；之后,当主机接口MI端从所述FIFO中读取所述第二比特流时，如果读出的是暂停帧，则将该暂停帧指示的暂停时间加载进计数器中，并开始针对暂停过程的倒计时；所述MI端停止从所述FIFO读取数据和往外发送数据，直到所述暂停过程结束。如此，可以实现在FPGA配置过程中暂停当前配置过程，等待前面的配置过程结束后继续后续配置过程。

技术领域

本说明书一个或多个实施例涉及集成电路设计技术领域，尤其涉及一种FPGA配置过程中硬件暂停机制的实现方法及装置。

背景技术

目前，现场可编程门阵列FPGA(Field Programmable Gate Array，简称FPGA)芯片在使用的过程中，电子自动化设计EDA工具(Electronics Design Automation，简称EDA)首先会将用户设计文件转换成比特流文件，然后下载进FPGA芯片中完成设计功能的实现，这一过程称之为FPGA的配置过程。

然而，在FPGA配置过程中，由于需要满足一定的时序要求，在某些配置过程中需要暂停一段时间等待前面的配置过程结束才能继续后续配置。原有的配置过程中，无法暂停。如果前一配置过程没有完成，只能通过插入冗余的无效配置帧，才能实现一定的延时作用。

发明内容

本发明描述一种FPGA配置过程中硬件暂停机制的实现方法及装置，可以解决上述技术问题。

根据第一方面，提供一种FPGA配置过程中硬件暂停机制的实现方法。

该方法包括：

从机接口SI端对第一比特流进行解析，得到该第一比特流中的暂停位置；所述SI端在所述第一比特流中的所述暂停位置添加对应的暂停帧，得到所述第二比特流；所述SI端将所述第二比特流存入先进先出的数据缓存器中；当主机接口MI端从所述FIFO中读取所述第二比特流时，如果读出的是暂停帧，则将该暂停帧指示的暂停时间加载进计数器中，并开始针对暂停过程的倒计时；所述MI端停止从所述FIFO读取数据和往外发送数据，直到所述暂停过程结束。

在一些实施例中，在从机接口SI端对第一比特流进行解析之前，所述方法还包括：所述SI端从配置总线中获取所述第一比特流，所述第一比特流是利用电子自动化设计EDA工具对用户设计文件进行转换而得到。

在一些实施例中，在所述暂停过程中，所述SI端继续向所述FIFO中存数据，直到所述FIFO满为止。

在一些实施例中，基于所述暂停过程结束，所述MI端继续从所述FIFO中读取所述第二比特流。

在一些实施例中，如果读出的是非暂停帧，将该非暂停帧传输至现场可编程逻辑门阵列FPGA芯片，以配置所述FPGA芯片。

根据第二方面，提供一种FPGA配置过程中硬件暂停机制的实现装置。

该装置包括：

第一比特流解析模块，用于通过从机接口SI端对第一比特流进行解析，得到该第一比特流中的暂停位置；第二比特流获取模块，用于通过所述SI端在所述第一比特流中的所述暂停位置添加对应的暂停帧，得到所述第二比特流；数据缓存器存储模块，用于通过所述SI端将所述第二比特流存入先进先出的数据缓存器FIFO中；第二比特流读取模块，用于当主机接口MI端从所述FIFO中读取所述第二比特流时，如果读出的是暂停帧，则将该暂停帧指示的暂停时间加载进计数器中，并开始针对暂停过程的倒计时；通过所述MI端停止从所述FIFO读取数据和往外发送数据，直到所述暂停过程结束。

在一些实施例中，所述装置还包括：