[发明专利]一种应用于数据接收器的高压缓冲电路及数据接收器

说明书

本发明提供一种应用于数据接收器的高压缓冲电路，用于对输入电压进行转换处理后传输到数据接收器，所述电路包括分压电路、电压选择电路，输出缓冲电路，其中：所述分压电路串联在输入电压和零电压之间，其包括多个串联的电阻，用于对输入电压进行分压；所述电压选择电路包括输入端和输出端，其输入端与分压电路中的电阻节点相连，输出端与输出缓冲电路相连，用于在电阻上的分压电压与内部供电电压中选择高电压并传输到输出缓冲电路；所述输出缓冲电路串联在输入电压和数据接收器之间，其包括多个串联的MOS管，用于将输入电压转换为数据接收器能够承受的电压。在不同输入电压的情况下，实现既能耐高压又能满足传输速率要求的目的。

技术领域

本发明涉及集成电路涉及领域，具体来说，涉及高压缓冲电路领域，更具体地说，涉及一种应用于数据接收器的高压缓冲电路。

背景技术

高压缓冲电路是高数数据接收器中不可获取的部分，高压缓冲电路用于对高压逻辑信号进行转换处理以获得数据接收器耐压范围内的电压提供给数据接收器，高压缓冲电路的功能直接影响数据接收器能处理的数据频率，进一步影响集成电路设计的发展。

目前，高速数据接收器的高压缓冲电路结构如图1所示，该电路采用若干MOS管实现，其中，vinp、vinn是一对差分输入信号，INV1、INV2均为反相器，MN0O和MN01是NMOS管，vop和von是差分输出，MP0O和MP01是PMOS管，VDD是内部供电电压(其与MOS管的耐压程度相关)；MN0的栅极接反相器INV1的输出，MN01的栅极接INV2的输出，MN00的源级和MN1的源级均接零电压，MN00的漏极接vop，MN1的漏极接von；MP00的源级和MP1的源级均接内部供电电压VDD，MP00的栅极与MP1的漏极均接von,MP00的漏极和MP01的栅极均接vop。以vinp为0v、vinn为3.3v为例，经过反相器后，施加到MN00栅极的电压为3.3v，施加到MN01的电压为0v，此时，MN00导通，MN01不导通，vop为0v，施加到MP01栅极的电压为0v，MP01导通，von＝VDD，反之vop＝VDD。

众所周知，,MOS管的栅氧化层的厚度与器件耐压程度成正比，在28nm工艺节点以前,通常会有3.3V耐压器件，甚至5V耐压器件，所以能实现3.3V或5V逻辑信号的处理，但是由于栅氧化层厚度较厚，作为数据接收器，能处理的数据频率会严重受限。在28nm以下尺寸的先进工艺下,由于栅氧化层厚度薄，虽然能处理的数据频率会大大增加，但是器件的耐压能力会严重下降，一般来说，28nm以下先进工艺最高只有1.8V耐压器件(低的有0.9V和1.1V耐压器件等),图1所示的现有技术中的方案VDD只能接1.8V,那么图1所示的电路的输出摆幅只能达到1.8V。即使在能够提供3.3V耐压器件工艺条件下，该电路的VDD也最多可以接3.3V，输出也是3.3V的逻辑电平。在诸如USB 2.0协议中，对DP和DM的输入电平做了明确的规定：大功率集线器接口提供的电压范围为4.75V～5.25V。所以设计必须满足接口耐5V的高压。也就意味着，在诸如USB 2.0中的设计,需要5V电压逻辑控制信号并需要达到较高的速度时,图1所示的高压缓冲电路结构就不适合使用,尤其是先进纳米工艺下。因此，设计出既能耐高压又那能满足传输速率要求的具有更灵活更广泛应用的高压缓冲电路对集成电路的发展是非常必要的。

发明内容

为了解决上述技术缺陷之一，本申请提供了一种应用于数据接收器的高压缓冲电路以及基于此的数据接收器。

根据本发明的第一方面，提供一种应用于数据接收器的高压缓冲电路，用于对输入电压进行转换处理后传输到数据接收器，所述电路包括分压电路、电压选择电路，输出缓冲电路，其中：所述分压电路串联在输入电压和零电压之间，其包括多个串联的电阻，用于对输入电压进行分压；所述电压选择电路包括输入端和输出端，其输入端与分压电路中的电阻节点相连，输出端与输出缓冲电路相连，用于在电阻上的分压电压与内部供电电压中选择高电压并传输到输出缓冲电路；所述输出缓冲电路串联在输入电压和数据接收器之间，其包括多个串联的MOS管，用于将输入电压转换为数据接收器能够承受的电压。