[发明专利]卷积加速器、卷积加速方法及电子设备

说明书

本申请提供一种卷积加速器、卷积加速方法及电子设备。所述卷积加速器包括：至少两个2bit编码乘法器，所述2bit编码乘法器用于对输入的2bit编码数据进行乘法运算以得到4bit乘积编码值；加法器，用于对各所述4bit乘积编码值进行加法运算以得到和编码值；解码器，用于将所述和编码值转换为各所述4bit乘积编码值对应的真实值之和。所述卷积编码器能够减小电路面积，降低电路功耗。

技术领域

本申请属于电子器件技术领域，涉及卷积加速器，特别是涉及卷积加速器、卷积加速方法及电子设备。

背景技术

卷积神经网络(Convolutional Neural Network，CNN)是一种前馈神经网络，一般由多个交替的卷积层、池化层以及最后的全连接层组成。卷积神经网络可通过反向传播方法将网络损失传递到网络的所有层。参数更新学习过程通过随机梯度下降算法来实现。卷积神经网络与传统神经网络最大的区别在于，其卷积层采用了一种权值共享局部连接网络，而不是传统的权值独立全连接网络，这使得在层数相同的情况下，卷积神经网络的连接数目要远少于传统神经网络。卷积层的二维数据结构使得卷积神经网络非常适合于处理图像数据信息。此外，池化层的加入使得卷积神经网络对输入数据的几何变化(平移、缩放、旋转等)具有一定程度的稳健性。卷积神经网络由于其强大的数据特征提取能力和非线性学习能力，在性能上超越了大多数传统的机器视觉算法。目前在图像分类、目标识别等研究和应用领域，卷积神经网络已经成为主流方法。

卷积神经网络在图像处理过程中需要极大的计算量，特别是在实时系统中，卷积加速器需要很高的并行处理能力才能达到实时处理需求。

发明内容

本申请的目的在于提供一种卷积加速器、卷积加速方法及电子设备，能够在同等算力下减小电路面积，降低电路功耗。

第一方面，本申请实施例提供一种卷积加速器，所述卷积加速器包括：至少两个2bit编码乘法器，所述2bit编码乘法器用于对输入的2bit编码数据进行乘法运算以得到4bit乘积编码值；加法器，用于对各所述4bit乘积编码值进行加法运算以得到和编码值；解码器，用于将所述和编码值转换为各所述4bit乘积编码值对应的真实值之和。

在第一方面的一种实现方式中，所述2bit编码数据的值域表示空间为{-3，-1，1，3}。

在第一方面的一种实现方式中，所述4bit乘积编码值对应的真实值基于所述4bit乘积编码值和偏移值的多元一次方程计算。

在第一方面的一种实现方式中，所述多元一次方程为：res_true＝2×res_encode-offset，其中，res_true为所述4bit乘积编码值对应的真实值，res_encode为所述4bit乘积编码值，offset为所述偏移值。

在第一方面的一种实现方式中，所述解码器包括：移位运算器，用于对所述和编码值进行左移1位处理以得到中间编码值；减法器，用于对所述中间编码值和总偏移值进行减法运算以得到各所述4bit乘积编码值对应的真实值之和，所述总偏移值为N×offset，N为所述2bit编码乘法器的数量。

在第一方面的一种实现方式中，所述偏移值为奇数，所述偏移值的最大值为21，所述偏移值的最小值为9。

在第一方面的一种实现方式中，所述偏移值为15。

第二方面，本申请实施例提供一种卷积加速方法，所述卷积加速方法包括：对输入的2bit编码数据进行乘法运算以得到4bit乘积编码值；对各所述4bit乘积编码值进行加法运算以得到和编码值；将所述和编码值转换为各所述4bit乘积编码值对应的真实值之和。

第三方面，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被执行时实现本申请第二方面所述的卷积加速方法。