[发明专利]一种基于6T-SRAM的XNOR运算单元及其方法

说明书

本发明公开一种基于6T‑SRAM的XNOR运算单元及其方法，传输门TG0的输入端连接位线BL，传输门TG3的输入端与位线非BLB相连，传输门TG0的高电平使能端和传输门TG3的高电平使能端均连接读字线RWL，传输门TG0的低电平使能端和传输门TG3的低电平使能端均连接读字线非RWLB。传输门TG0的输出端与传输门TG1相连，传输门TG3的输出端与传输门TG2的输入端相连；传输门TG1的高电平使能端连接权重存储节点Q，传输门TG1的低电平使能端连接权重非存储节点QB，传输门TG2的高电平使能端连接至权重非存储节点QB，传输门TG2的低电平使能端连接至权重存储节点Q,传输门TG1的输出端和TG2的输出端短接于读位线RBL。本发明减小输入信号驱动电路的面积和能耗，在电路布局布线中能有效节省电路面积。

技术领域

本发明涉及一种基于6T-SRAM的XNOR运算单元及其方法，属于存算设计技术领域。

背景技术

当前存算设计中，输入数据的“0”、“1”值分别要用不同的驱动电路进行数据驱动，这加重了输入信号驱动电路的负担，使得输入信号驱动电路的面积和能耗较大。

发明内容

本发明所要解决的技术问题是克服现有技术的缺陷，提供一种基于6T-SRAM的XNOR运算单元及其方法，减小输入信号驱动电路的面积和能耗，从根本上减少输入信号的数量。

为达到上述目的，本发明提供一种基于6T-SRAM的XNOR运算单元，包括6T-SRAM单元和XNOR运算单元，6T-SRAM单元电连接XNOR运算单元；

XNOR运算单元包括传输门TG0和传输门TG3，传输门TG0的输入端连接位线BL，传输门TG3的输入端与位线非BLB相连，传输门TG0的高电平使能端和传输门TG3的高电平使能端均连接读字线RWL，传输门TG0的低电平使能端和传输门TG3的低电平使能端均连接读字线非RWLB。

优先地，XNOR运算单元包括传输门TG1和传输门TG2，传输门TG0的输出端与传输门TG1相连，传输门TG3的输出端与传输门TG2的输入端相连；

传输门TG1的高电平使能端连接权重存储节点Q，传输门TG1的低电平使能端连接权重非存储节点QB，传输门TG2的高电平使能端连接至权重非存储节点QB，传输门TG2的低电平使能端连接至权重存储节点Q,传输门TG1的输出端和TG2的输出端短接于读位线RBL。

优先地，6T-SRAM单元包括NMOS晶体管N1、NMOS晶体管N2、PMOS晶体管P1和PMOS晶体管P2，PMOS晶体管P1的源极和PMOS晶体管P2的源极连接至电源电压VDD，PMOS晶体管P1的栅极、NMOS晶体管N1的栅极、PMOS晶体管P2的漏极和NMOS晶体管N2的漏极互连，PMOS晶体管P2的栅极、NMOS晶体管N2的栅极、PMOS晶体管P1的漏极和NMOS晶体管N1的漏极互连，NMOS晶体管N1的源极和NMOS晶体管N2的源极连接至地电位VSS。

优先地，6T-SRAM单元包括NMOS晶体管N3和NMOS晶体管N4，NMOS晶体管N3的源极连接权重存储节点Q，NMOS晶体管N4的源极连接权重非存储节点QB，NMOS晶体管N3的栅极和NMOS晶体管N4的源极均连接至字线WL，NMOS晶体管N3的漏极连接位线BL，NMOS晶体管N4的漏极连接位线非BLB。

优先地，当读字线RWL为高电平且读字线非RWLB为低电平时，传输门TG0和传输门TG3导通；

当读字线RWL为低电平且读字线非RWLB为高电平时，传输门TG0和传输门TG3关断。

一种基于6T-SRAM的XNOR运算方法，利用上述任一项所述的一种基于6T-SRAM的XNOR运算单元，执行以下步骤：

第一步，初始时传输门TG0、传输门TG1、传输门TG2和传输门TG3均处于关断状态；

根据权重值使能位线BL，位线非BLB的电位与位线BL的电位相反；