[发明专利]一种多CPU的通用数据处理模块硬件架构

说明书

本发明提供了一种多CPU的通用数据处理模块硬件架构，包括N个CPU芯片以及1片FPGA、SRIO交换芯片和以太网交换芯片；所述FPGA包括N路PCIe转SRIO通道与N路RGMII转SGMII通道，完成SRIO接口与PCIe接口的对接与数据调度和RGMII接口与SGMII接口的对接与数据调度，CPU芯片分别对应连接FPGA中的N路PCIe转SRIO通道与N路RGMII转SGMII通道；FPGA提供通过SRIO总线连接至SRIO交换芯片；FPGA通过SGMII总线连接至以太网交换芯片。本发明通过一片FPGA就能实现多路PCIe转SRIO和RGMII转SGMII，具有小型化、低功耗的特点。

技术领域

本发明涉及电子综合化领域，特别涉及一种多CPU的通用数据处理模块硬件架构。

背景技术

综合化电子系统定义了通用信号处理模块(SPM)、通用数据处理模块(DPM)等6类通用功能模块，每类模块都包括模块支持单元(MSU)、处理单元(PU)、模块物理接口(MPI)等组成单元。通用数据处理模块为传感器数据处理和任务处理等软件提供计算处理平台功能，其处理单元由通用处理器CPU组成。随着航空电子技术的不断发展，加上应用环境的日益复杂化，航电各子系统之间的功能界限变得模糊，甚至开始相互重叠，航电任务综合化得到了突飞猛进的发展，对负责雷达、通信导航识别、任务管理、武器管理、人机接口等多种典型航电任务进行综合处理的通用数据处理模块的处理能力提出更高要求。传统单CPU数据处理模块已不能满足要求，需要在通用数据处理模块上集成更多高性能的CPU。

高性能CPU如龙芯、飞腾处理器多采用PCIe(PCI Express)与外设进行数据交互，而嵌入式处理系统则多采用SRIO(Serial RapidIO)作为接口标准。高性能CPU如龙芯、飞腾处理器多采用RGMII(Reduced Gigabit Media Independent Interface，精简千兆媒体独立接口)千兆网口，但是RGMII是并行总线，且需要随路时钟，PCB布板相对麻烦，不适合背板应用，嵌入式处理系统则多采用SGMII(Serial Gigabit Media Independent Interface，串行千兆媒体独立接口)作为接口标准。

然而，一片具备RGMII转SGMII功能的物理层PHY芯片如88E1111只能实现一路RGMII转SGMII，一片PCIe转SRIO桥接芯片TSI721只能实现一路PCIe转SRIO，受芯片危机影响，当前能购买到的FPGA一片芯片自带PCIe硬核也最多3个，当通用数据处理模块上集成的高性能CPU数量大约3片时，且每片CPU都需要主备两路SRIO和主备两路SGMII，传统的PCIe转SRIO以及RGMII转SGMII架构都难以满足小型化、低功耗要求。

发明内容

针对现有技术中难以在满足小型化、低功耗条件下实现多路PCIe转SRIO以及RGMII转SGMII的问题，提供了一种多CPU的通用数据处理模块硬件架构，通过一片FPGA的软硬核结合实现了多路PCIe转SRIO和RGMII转SGMII。

本发明采用的技术方案如下：一种多CPU的通用数据处理模块硬件架构，包括N个CPU芯片以及1片FPGA、SRIO交换芯片和以太网交换芯片；所述FPGA包括N路PCIe转SRIO通道与N路RGMII转SGMII通道，PCIe转SRIO通道对外提供PCIe接口与SRIO接口，用于SRIO接口与PCIe接口的对接与数据调度，RGMII转SGMII通道对外提供RGMII接口和SGMII接口，用于RGMII接口与SGMII接口的对接与数据调度，N个CPU芯片分别对应连接FPGA中的N路PCIe转SRIO通道中的PCIe接口与N路RGMII转SGMII通道中RGMII接口；FPGA提供的SRIO接口通过SRIO总线连接至SRIO交换芯片，SRIO交换芯片通过两路SRIO总线分别接入嵌入式处理系统的SRIO网络；FPGA提供的SGMII接口通过SGMII总线连接至以太网交换芯片，再通过两路SGMII总线分别接入嵌入式处理系统的以太网网络。