[发明专利]功率半导体器件和制造功率半导体器件的方法

说明书

半导体器件包括绝缘体上硅(SOI)衬底和并联电耦接以形成功率晶体管的晶体管单元。每个晶体管单元包括在SOI衬底的硅层中的源极区、在硅层中并邻接源极区的体区、被配置成控制体区内的沟道的栅极结构、在硅层中的漏极区以及将体区与漏极区横向分离的漂移区。每个栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极。每个晶体管单元的沟道的有效长度在50nm至500nm的范围内。功率晶体管具有在5V至60V的范围内的最大额定电压。还描述了制造半导体器件的对应方法。

技术领域

本公开内容一般地涉及电子学领域，并且具体地涉及功率半导体器件及其制造方法。

背景技术

由于较厚的栅极氧化物，具有在5V至60V的范围内的最大额定电压的中压装置在每单位面积的驱动电流性能方面面临基本问题。尽管该问题已经在一定程度上通过漂移工程，诸如RESURF(减小的表面场)技术来解决，但是较长的沟道长度仍然贡献总电阻中相当大的部分，并因此影响驱动电流。同时，因为较厚的栅极氧化物和缺少成角度的倾斜的基线注入，在较老的技术节点中减小沟道长度是困难的。由于诸如栅极驱动器中的I/O(输入/输出)晶体管的功率半导体器件在很大程度上依赖于作为品质因数的驱动电流，因此用较小的管芯(芯片)占用空间来实现较高的电流受到高度关注。

发明内容

根据半导体器件的实施方式，半导体器件包括：绝缘体上硅(SOI)衬底；以及并联电耦接以形成功率晶体管的多个晶体管单元，其中，每个晶体管单元包括在SOI衬底的硅层中的具有第一导电类型的源极区、在硅层中的与具有第一导电类型相反并邻接源极区的具有第二导电类型的体区、被配置成控制体区内的沟道的栅极结构、在硅层中的具有第一导电类型的漏极区，以及在硅层中并将体区与漏极区横向分离的具有第一导电类型的漂移区，其中，每个栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极，其中，每个晶体管单元的沟道的有效长度在50nm至500nm的范围内，其中，功率晶体管具有在5V至60V的范围内的最大额定电压。

根据制造半导体器件的方法的实施方式，方法包括：将第一杂质类型的掺杂剂物质注入到绝缘体上硅(SOI)衬底的硅层的表面中以限定漂移区；形成栅极结构，栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极；在限定漂移区之后，将与第一杂质类型相反的第二杂质类型的掺杂剂物质相对于表面成角度地注入到硅层的表面中以限定在栅极结构的一部分下方延伸的体区；在注入第二杂质类型的掺杂剂物质之后，在至少900℃的温度下退火SOI衬底超过1分钟；以及将第一杂质类型的掺杂剂物质注入到硅层的表面中以限定邻近体区的源极区和通过漂移区与体区横向隔开的漏极区。

根据制造半导体器件的方法的另一实施方式，方法包括：将第一杂质类型的掺杂剂物质注入到绝缘体上硅(SOI)衬底的硅层的表面中以限定多个晶体管单元的漂移区；针对每个晶体管单元形成栅极结构，该栅极结构包括通过具有在20nm至60nm的范围内的厚度的栅极电介质与硅层分离的栅电极；在限定漂移区之后，将与第一杂质类型相反的第二杂质类型的掺杂剂物质相对于表面成角度地注入到硅层的表面中以针对每个晶体管单元限定在栅极结构的一部分下方延伸的体区；在注入第二杂质类型的掺杂剂物质之后，在至少900℃的温度下退火SOI衬底超过1分钟；将第一杂质类型的掺杂剂物质注入到硅层的表面中，以针对每个晶体管单元限定邻近体区的源极区和通过漂移区与体区横向隔开的漏极区；以及并联电耦接晶体管单元以形成功率晶体管，其中，每个晶体管单元的有效沟道长度在50nm至500nm的范围内，其中，功率晶体管具有在5V至60V的范围内的最大额定电压。

本领域技术人员在阅读以下详细描述并查看附图后将认识到其他特征和优点。

附图说明

附图中的各元素不必相对于彼此成比例。相同的附图标记表示对应的相似部件。各种所示实施方式的特征可以组合，除非它们相互排斥。在附图中描绘了实施方式，并且在以下描述中对实施方式进行了详细描述。