[实用新型]选中模块、像素行选模块及像素读出电路

权利要求书

1.一种选中模块，基于像素阵列信号单行读出架构，其特征在于，所述选中模块至少包括：

一组多行选中行选单元，所述多行选中行选单元包括多个与门，各与门的输入端连接对应地址信号，输出端分别输出像素阵列中各行选信号；

所述多行选中行选单元中各与门的n:m+1位地址分别接收其对应的第一地址信号/rs_addn:m+1，各与门的m:0位地址分别接收其对应的第二地址信号rs_addbm:0，且同一组多行选中行选单元中各与门依次从低位到高位按照二进制将第二地址信号rs_addbm:0替换为第三地址信号rs_addm:0的相应位；

其中，第一地址信号/rs_addn:m+1为第三地址信号rs_addn:m+1的取反信号，m及n均为自然数，且m小于n。

2.根据权利要求1所述的选中模块，其特征在于：

所述多行选中行选单元包括2*2^m个与门，在所述多行选中行选单元中，第二地址信号rs_addbm:0＝11……11，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……11，以实现2*2^m行同时选中。

3.根据权利要求1所述的选中模块，其特征在于：

所述多行选中行选单元包括2*2^m个与门，所述多行选中行选单元中，所述第二地址信号rs_addbm:0＝11……11，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……101，用于实现每两行偶数行选中。

4.根据权利要求1所述的选中模块，其特征在于：

所述多行选中行选单元包括2*2^m个与门，所述多行选中行选单元中，所述第二地址信号rs_addbm:0＝11……11，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……10，用于实现偶数行选中。

5.根据权利要求1所述的选中模块，其特征在于：

所述多行选中行选单元包括2*2^m个与门，所述多行选中行选单元中，所述第二地址信号rs_addbm:0＝11……101，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……11，用于实现每两行奇数行选中。

6.根据权利要求1所述的选中模块，其特征在于：

所述多行选中行选单元包括2*2^m个与门，所述多行选中行选单元中，所述第二地址信号rs_addbm:0＝11……10，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……11，用于实现奇数行选中。

7.根据权利要求1所述的选中模块，其特征在于，所述多行选中行选单元包括3*2^m个与门，去除后两位分别连接rs_add1和rs_add0的地址组合；并设置所述第二地址信号rs_addbm:0＝11……11，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……11，以实现3*2^m行同时选中。

8.根据权利要求1-7任意一项所述的选中模块，其特征在于：所述选中模块包括n-m组多行选中行选单元，各所述多行选中行选单元均包括相同个数的与门，且各与门的输入端连接对应地址信号，输出端分别输出像素阵列中各行选信号；

其中，第N组多行选中行选单元的第m+N-1位的第一地址信号/rs_addm+N-1替换为第三地址信号rs_addm+N-1，且N为≤n-m的正整数。