[实用新型]选中模块、像素行选模块及像素读出电路

说明书

本实用新型提供一种选中模块、像素行选模块及像素读出电路，包括：一组多行选中行选单元，所述多行选中行选单元包括多个与门，各与门的输入端连接对应地址信号，输出端分别输出像素阵列中各行选信号；所述多行选中行选单元中各与门的n:m+1位地址分别接收其对应的/rs_addn:m+1，各与门的m:0位地址分别接收其对应的rs_addbm:0，且同一组多行选中行选单元中各与门依次从低位到高位按照二进制将rs_addbm:0替换为rs_addm:0的相应位；其中，/rs_addn:m+1为rs_addn:m+1的取反信号，m及n均为自然数，且m小于n。本实用新型能实现多行同时选中，大大提高像素阵列的读出速度，进而提升图像传感器的帧率。

技术领域

本实用新型涉及集成电路设计领域，特别是涉及一种选中模块、像素行选模块及像素读出电路。

背景技术

图像传感器中的像素阵列信号一般采用行读出的方式，其中，行驱动电路通过行选信号对像素阵列的指定行进行选中，然后通过复位信号与传输信号控制该行像素信号的复位与读出，最后，该行的电压信号通过列级ADC转化为数字信号以做进一步处理。像素阵列信号的读出速度直接影响图像传感器的帧率，由于其像素多达百万千万级和逐行读出的特点，帧率的提升一直是一难题。

因此，如何提升图像传感器的帧率，已成为本领域技术人员亟待解决的技术问题之一。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种选中模块、像素行选模块及像素读出电路，用于解决现有技术中图像传感器的帧率低的问题。

为实现上述目的及其他相关目的，本实用新型提供一种选中模块，基于像素阵列信号单行读出架构，所述选中模块至少包括：

一组多行选中行选单元，所述多行选中行选单元包括多个与门，各与门的输入端连接对应地址信号，输出端分别输出像素阵列中各行选信号；

所述多行选中行选单元中各与门的n:m+1位地址分别接收其对应的第一地址信号/rs_addn:m+1，各与门的m:0位地址分别接收其对应的第二地址信号rs_addbm:0，且同一组多行选中行选单元中各与门依次从低位到高位按照二进制将第二地址信号rs_addbm:0替换为第三地址信号rs_addm:0的相应位；

其中，第一地址信号/rs_addn:m+1为第三地址信号rs_addn:m+1的取反信号，m及n均为自然数，且m小于n。

可选地，所述多行选中行选单元包括2*2^m个与门，在所述多行选中行选单元中，第二地址信号rs_addbm:0＝11……11，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……11，以实现2*2^m行同时选中。

可选地，所述多行选中行选单元包括2*2^m个与门，所述多行选中行选单元中，所述第二地址信号rs_addbm:0＝11……11，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……101，用于实现每两行偶数行选中。

可选地，所述多行选中行选单元包括2*2^m个与门，所述多行选中行选单元中，所述第二地址信号rs_addbm:0＝11……11，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……10，用于实现偶数行选中。

可选地，所述多行选中行选单元包括2*2^m个与门，所述多行选中行选单元中，所述第二地址信号rs_addbm:0＝11……101，第三地址信号中rs_addn:m+1＝00……00、rs_addm:0＝11……11，用于实现每两行奇数行选中。