[实用新型]新型屏蔽栅沟槽MOSFET

说明书

本申请公开了一种新型屏蔽栅沟槽MOSFET，属于半导体技术领域。该MOSFET包括：衬垫氧化层，其生长覆盖在沟槽的表面和外延层的表面；氮化硅层，其生长覆盖在衬垫氧化层的表面；场介质层，其生长覆盖在氮化硅层的表面；源极多晶硅，其填充在位于沟槽内的场介质层上，对源极多晶硅进行一次回蚀，使得源极多晶硅的高度小于沟槽的深度，通过回蚀将裸露的场介质层移除，通过二次回蚀将源极多晶硅与未移除的场介质层齐平；隔离氧化层，其在源极多晶硅的顶部氧化形成，并将氮化硅层的上半部分刻蚀掉，直至与隔离氧化层齐平。本申请能够增加隔离氧化层的厚度，优化输入电容，保持器件长期可靠性，且制造成本低，利于大批量生产。

技术领域

本申请涉及半导体技术领域，特别涉及一种新型屏蔽栅沟槽MOSFET。

背景技术

与传统功率器件相比，屏蔽栅沟槽(Shield Gate Trench，以下简称SGT)采用电荷平衡原理，缓解器件击穿电压和导通电阻之间的矛盾，具有屏蔽栅极沟槽结构的MOSFET的开关速度更快，开关损耗更低，具有更好的器件性能。屏蔽栅沟槽MOSFET的隔离氧化层(Inter Poly Oxide，以下简称IPO)起到了对栅电极和屏蔽电极的隔离作用，若隔离氧化层厚度不足或出现空洞，将对器件的栅源短路电流产生不良影响。现有技术采用高密度等离子体化学气相淀积(HDPCVD)的方法来生长隔离氧化层以避免氧化层厚度不足或出现空洞的现象。但是，由于HDPCVD采用的是淀积和溅射相结合的方法，工艺参数调整不当，会对沟槽顶部拐角形貌造成破坏。

化学机械抛光(Chemical Mechanical Polishing，以下简称CMP)是实现晶圆表面平坦化的关键工艺。与传统的纯机械或纯化学的抛光方法不同，CMP工艺是通过表面化学作用和机械研磨的技术结合来实现晶圆表面微米/纳米级不同材料的去除，从而达到晶圆表面纳米级平坦化。

在传统的一步成型SGT结构中，采用一步成型工艺，既隔离氧化层与栅极氧化层同时形成，因此该隔离氧化层较薄，同时源极多晶硅在左、右、上三个方向被栅极多晶硅包围，造成栅源电容较大。

现有专利(CN111128703A)中的器件采用HDPCVD+CMP工艺的SGT结构，虽然可以解决一步成型SGT的隔离氧化层较薄的问题，但其制造成本较高且工艺比较复杂，不利于产品成本控制和大批量生产。

实用新型内容

针对现有技术存在的隔离氧化层较薄，栅源极之间的寄生电容大，刻蚀过程等离子会对沟道造成损伤，器件制造成本高且工艺复杂的问题，本申请主要提供一种新型屏蔽栅沟槽MOSFET。

为了解决上述问题，本申请采用的一个技术方案是：提供一种新型屏蔽栅沟槽MOSFET，其包括：

衬底片；外延层，其生长在衬底片上，并在外延层上沉积氧化硅形成硬掩膜；沟槽，其利用沟槽掩膜版在硬掩膜上刻蚀外延层，得到沟槽后移除硬掩膜；衬垫氧化层，其生长覆盖在沟槽的表面和外延层的表面；氮化硅层，其生长覆盖在衬垫氧化层的表面；场介质层，其生长覆盖在氮化硅层的表面；源极多晶硅，其填充在位于沟槽内的场介质层上，对源极多晶硅进行一次回蚀，使得源极多晶硅的高度小于沟槽的深度，通过回蚀将裸露的场介质层移除，通过二次回蚀将源极多晶硅与未移除的场介质层齐平；隔离氧化层，其在源极多晶硅的顶部氧化形成，并将氮化硅层的上半部分刻蚀掉，直至与隔离氧化层齐平；栅极多晶硅，其在隔离氧化层表面生长的栅极氧化层上淀积形成。

可选的，硬掩膜的的厚度范围为0.1um至5um。

可选的，沟槽的深度范围为1um至12um。

可选的，衬垫氧化层的厚度范围在50A至300A。

可选的，氮化硅层的厚度范围在50A至500A。

可选的，隔离氧化层的厚度范围在500A至5000A。

可选的，利用湿法刻蚀工艺去除所述氮化硅层的上半部分。