[实用新型]多比特异步接口电路

说明书

本申请公开一种多比特异步接口电路，涉及集成电路领域，电路包括写入端的写寄存组和数据分配器，读出端的读寄存组和数据选择器，以及位于写入端和读出端之间的数据寄存矩阵和同步电路；写寄存组连接数据分配器的输入端，数据分配器的输出端连接数据寄存矩阵的写入端口；读寄存组连接数据选择器的输出端，数据选择器的输入端连接数据寄存矩阵的读出端口；同步电路分别连接写入端和读出端时钟，用于异步时钟同步。本申请采用寄存器矩阵，通过选择器和分配器构成异步接口电路，寄存器组合可根据数据类型改变位宽、位深和最大延迟约束，提高通用性、灵活性和资源利用率。

技术领域

本申请实施例涉及集成电路技术领域，特别涉及一种跨时钟域的多比特异步接口电路。

背景技术

在高性能、低功耗的大规模集成电路的设计(包括FPGA/IP/SOC/AISC)中，很多时候会存在不同的时钟域，在这些不同时钟域的电路之间经常需要交换数据，数据包括单比特和多比特两种形态，数据跨时钟域传输时会不可避免的产生竞争冒险或毛刺，从而导致亚稳态问题。

相关技术中，针对亚稳态问题普遍采用异步先入先出存储器(FIFO)来实现，其主要使用双端口随机静态存储器(SRAM)来控制读写操作，但SRAM的使用需要适配项目工艺、数据位宽、SRAM深度以及设计代码和工艺库等，这就意味着SRAM选型需要更高比特位宽，人工从单元库中对比功能、大小、面积和功耗，然后替换掉RTL代码来适配当前项目，这些会导致SRAM资源的浪费，无法确保最大延迟时序约束，对电路设计的通用性和灵活性造成一定影响。

实用新型内容

本申请提供了一种多比特异步接口电路，所述电路包括写入端的写寄存组和数据分配器，读出端的读寄存组和数据选择器，以及位于写入端和读出端之间的数据寄存矩阵和同步电路；

所述写寄存组连接所述数据分配器的输入端，所述数据分配器的输出端连接所述数据寄存矩阵的写入端口，用于将所述写寄存组中指定寄存器的数据写入到所述数据寄存矩阵中的目标位置；

所述读寄存组连接所述数据选择器的输出端，所述数据选择器的输入端连接所述数据寄存矩阵的读出端口，用于从所述数据寄存矩阵中的目标位置读出数据到所述读寄存组中指定的寄存器；

所述同步电路分别写入端和读出端时钟，用于异步时钟同步。

具体的，所述写寄存组和所述读寄存组分别是N位单比特寄存器组成的寄存器单元行，且单元行分别连接到所述数据分配器的输入端和所述选择器的输出端。

具体的，所述数据寄存矩阵是M组N位单比特寄存器组成的二维寄存器阵列，用于接收所述数据分配器写入的数据，并基于生成的写地址存储至目标位置；其中，所述写地址根据所述数据寄存矩阵的存储空间和各个寄存器的存储状态确定。

具体的，所述写入端还设置有写入控制电路，读出端还设置有读出控制电路；所述写入控制电路连接所述数据分配器和所述同步电路，用于确定所述写地址并发送至所述同步电路和所述数据分配器；所述读出控制电路连接所述数据选择器和所述同步电路，用于确定读地址并发送至所述同步电路和所述数据选择器。

具体的，写入端和所述数据寄存矩阵工作在写时钟状态，读出端工作在读时钟状态。

具体的，所述同步电路中包含S个同步器，对应的级数为S级，读出时钟端时钟周期为T_read；电路的最大延迟约束max_delay＝(T_read)*(S-1)。