[实用新型]半导体封装结构

说明书

本实用新型涉及芯片封装技术领域，提供了一种半导体封装结构，包括：框架，具有基岛及设置在基岛周边的多个引脚；至少一个半导体芯片，固定设置在基岛上，且上表面设有多个打线区域；多个引线，电性连接多个打线区域与多个引脚；封装胶体，包覆框架、至少一个半导体芯片和多个引线，其中，多个引线中的至少部分引线通过金属垫块电性连接对应的打线区域与引脚。本实用新型通过在引脚表面、和/或芯片表面、和/或基岛表面设置金属垫块，能够有效地增大打线的操作空间、和/或缩短单次的打线距离，从而降低了键合引线与芯片边缘之间、以及不同的键合引线之间发生接触短路的风险。

技术领域

本实用新型涉及芯片封装领域，具体涉及一种半导体封装结构。

背景技术

目前打线键合是芯片互连常见的方法，例如在传统的诸如方形扁平无引脚封装(QFN，Quad Flat No-lead Package)等封装过程中，如图1和图2所示，半导体芯片11一般先通过导电胶或者不导电胶固定安置在金属引线框或有机基板的芯片乘载区(俗称基岛)12上方，再通过键合线(如为金属丝)13的键合方式，将半导体芯片11与相应的金属引线框或有机基板的引脚14进行相互键合，之后经过塑封料塑封的过程形成能保护半导体芯片的组件。

但随着封装内芯片设计越来越复杂以及合封多颗芯片越来越流行，封装时的打线过程越来越复杂，包括打线数量的增多和/或打线距离的增大，会出现很多风险打线的情况。例如芯片11表面的键合点(也称打线区域)111不处在芯片的边缘位置，与需要键合的引脚14间隔很远，打线距离过长，这样会导致键合线13在塑封过程中容易出现过量偏移并与附近的键合线或芯片边缘发生短路，如图1和图2中的虚线框位置。严重影响封装结构的可靠性和安全性。

目前对于这些风险打线的处理，都是通过有经验的工程师不断调整芯片的角度来调整，但这样的方式有时并不能够很好的解决风险打线的问题。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

实用新型内容

为了解决上述技术问题，本实用新型提供了一种半导体封装结构，通过在引脚表面、和/或芯片表面、和/或基岛表面设置金属垫块，能够有效地增大打线的操作空间、和/或缩短单次的打线距离，从而降低了键合引线与芯片边缘之间、以及不同的键合引线之间发生接触短路的风险。

根据本实用新型第一方面，提供了一种半导体封装结构，包括：

框架，具有基岛及设置在所述基岛周边的多个引脚；

至少一个半导体芯片，固定设置在所述基岛上，所述至少一个半导体芯片的上表面设有多个打线区域；

多个引线，电性连接所述多个打线区域与所述多个引脚；

封装胶体，包覆所述框架、所述至少一个半导体芯片和所述多个引线。

可选地，所述多个引脚中至少一个引脚的表面固定设置有第一金属垫块，

其中，所述多个引线中的至少部分引线通过金属垫块电性连接对应的打线区域与引脚。

可选地，所述第一金属垫块与对应的引脚之间通过导电胶固定。

可选地，所述第一金属垫块与对应的引脚之间通过焊料焊接固定。

可选地，所述基岛的上表面蚀刻有凹槽，所述至少一个半导体芯片固定设置在所述凹槽内。

可选地，所述基岛的表面设置有至少一个第二金属垫块；和/或所述至少一个半导体芯片的表面设置有至少一个第三金属垫块。

可选地，所述至少一个第二金属垫块中的每个第二金属垫块与所述基岛之间通过绝缘胶固定。

可选地，所述至少一个第三金属垫块中的每个第三金属垫块与所述至少一个半导体芯片之间通过绝缘胶固定。