[发明专利]一种降低碳化硅外延基平面位错的方法

说明书

本发明公开了一种降低碳化硅外延基平面位错的方法，属于碳化硅晶体材料技术领域；方法为：将碳化硅晶体衬底进行研磨、机械抛光工艺；之后将衬底表面覆盖一层碳膜之后进行退火处理或将衬底在氩气气氛中进行退火处理，释放厚度去除时所残留的加工应力；所述退火处理的保温时间为3‑4小时；退火后，覆盖碳膜的衬底将碳膜去除之后进行化学机械抛光；在氩气气氛中退火处理的衬底直接进行化学机械抛光；化学机械抛光之后进行外延；退火后的衬底经过外延基平面位错转化率达到100%，解决了外延后晶圆中心的基平面位错密度较高，外延过程中心基平面位错转化率低的问题。

技术领域

本发明属于碳化硅晶体材料技术领域，涉及一种降低碳化硅外延基平面位错的方法，用于提高衬底基平面位错在外延过程中的转化率。

背景技术

碳化硅材料作为当下最为热门的宽禁带半导体材料之一，具有禁带宽度大、临界击穿电场大、电子饱和漂移速度大和导热性高等优异性能，由此决定了碳化硅材料在智能电网、电动汽车、轨道交通、新能源并网、开关电源、工业电机以及家用电器等领域的广泛应用，展现出了良好的发展前景。与传统硅功率器件制作工艺不同的是，碳化硅功率器件不能直接在碳化硅单晶材料上制备，需要在导电型碳化硅单晶衬底上生长高质量外延材层，在外延层上制造各类器件。碳化硅相关器件的发展离不开碳化硅衬底外延技术的发展，而碳化硅衬底中的缺陷不仅会影响外延过程的良率且对器件的性能具有较大的影响。因此，如何通过精确控制碳化硅衬底中的缺陷从而获得高质量的碳化硅外延层变得非常重要。

碳化硅衬底表面处理是碳化硅外延面临的重要问题之一。早期由于碳化硅衬底切磨抛工艺过程带来的划痕、亚损伤层、污染物残留等问题较多，研究者在外延之前采用湿法腐蚀降低衬底表面缺陷对外延薄膜质量的影响。有效调控碳化硅外延层中的缺陷是确保碳化硅功率器件性能与可靠性的关键。碳化硅外延层中的缺陷主要分为层错、位错、表面缺陷及点缺陷。层错（SFs）存在多种构型，包括 Shockley SFs与Frank-type SFs，4H碳化硅中位错包括螺位错（TSD）、刃位错(TED)、基平面位错(BPD)、微管(MP)等，可通过缺陷选择刻蚀观察到。其中螺位错主要来自衬底螺位错向外延层蔓延，影响器件击穿电压，造成器件可靠性降低。刃位错主要来自衬底刃位错的延伸，同时由于基平面位错向刃位错的转化，外延层中刃位错密度增加，刃位错对器件性能影响较小。微管缺陷目前已经可以得到很好的控制。基平面位错造成双极器件正向电压漂移，影响器件稳定性。结合碳化硅从晶体到衬底的生产过程，导致基平面位错产生的主要原因包括晶体生长过程的温场热应力、原料中的杂质原子，加工过程的切割、研磨、抛光中产生的加工应力聚集。从衬底到外延的生产过程，导致基平面位错产生的主要原因包括衬底本身的基平面位错和外延过程存在热应力新产生的基平面位错。

在晶体生长过程中基平面位错沿着（0001）面滑移，目前 99%以上的基平面位错在碳化硅外延层与衬底界面转化为刃位错。但是仍有部分基平面位错延伸至外延层，对器件性能带来致命影响。将基平面位错转化为刃位错是碳化硅外延研究关注重点之一。生长温度对基平面位错演变无影响，高 C/Si 比和低的生长速率有利于抑制衬底基平面位错向碳化硅外延层的传播。基平面位错向刃位错的转换与位错线和生长方向的夹角α相关，减小衬底倾斜角度，能够增加基平面位错与生长方向的夹角，减小刃位错与生长方向的夹角，从而增加基平面位错向刃位错的转换效率。在4°倾角碳化硅衬底上获得BPD转换效率≥97%的外延层。低掺杂浓度n-碳化硅外延层有利于 BPD向TED的转化，在n掺杂浓度 10¹⁶𝑐𝑚^-3时BPD转换效率达到96%~99%。在熔融 KOH 中刻蚀后的碳化硅衬底上外延能够提升BPDs的转化效率，通过这种方式获得了无 BPD 缺陷的碳化硅外延层。此外，采用KOH–NaOH–MgO共熔混合物刻蚀衬底、氢气原位刻蚀衬底、间隔再生长方法、引入缓冲层等方式也能够有效提高BPDs 的转化效率甚至达到 100%转化。

在实际外延生产中，经常会发现外延后晶圆中心的基平面位错密度较高，外延过程中心基平面位错转化率低的问题。

发明内容