[发明专利]制造半导体器件的方法

说明书

根据本申请的实施例提供了制造半导体器件的方法。在制造半导体器件的方法中，获得初始图案布局。初始图案布局包括鳍图案，鳍图案包括将形成为有源鳍结构的有源鳍图案和不形成为实际鳍结构或者将被去除的伪鳍图案。鳍图案的位置被修改如下。将相邻的有源鳍图案之间的间距增加第一量，将伪鳍图案之间的间距减小第二量，以及将伪鳍图案中的一个伪鳍图案和与该伪鳍图案相邻的有源鳍图案中一个有源鳍图案之间的间距减小第三量。放置芯轴图案，使得修改了位置的鳍图案沿着芯轴图案的纵向边缘放置。

技术领域

本申请的实施例涉及制造半导体器件的方法。

背景技术

随着半导体行业在追求更高的器件密度、更高的性能、更低的功耗以及更低的成本方面已进展到纳米技术工艺节点，来自制造问题及设计问题二者的挑战已促成三维设计(诸如，鳍式场效应晶体管(fin FET))的发展。在fin FET器件中，可以利用额外的侧壁并且可以抑制短沟道效应。

发明内容

根据本申请的一个实施例，提供了一种制造半导体器件的方法，包括：通过使用计算机获得包括鳍图案的初始图案布局，鳍图案包括将形成为有源鳍结构的有源鳍图案和不形成为实际鳍结构或者将被去除的伪鳍图案。通过计算机以如下方式修改鳍图案的位置：将相邻的有源鳍图案之间的间距增加第一量；将伪鳍图案之间的间距减小第二量；以及将伪鳍图案中的一个伪鳍图案和与伪鳍图案中的一个伪鳍图案相邻的有源鳍图案中一个有源鳍图案之间的间距减小第三量。通过计算机放置芯轴图案，使得修改了位置的鳍图案沿着芯轴图案的纵向边缘放置；基于芯轴图案制造光掩模；以及使用光掩模在下面的层的上方形成光刻胶图案。

根据本申请的另一个实施例，提供了一种制造半导体器件的方法，包括：在设置在衬底上方的硬掩模层上方设置的牺牲层上方使用第一光掩模形成第一光刻胶图案；通过图案化牺牲层形成牺牲图案；在牺牲图案的侧壁上形成侧壁图案；去除牺牲图案，从而留下侧壁图案作为第一硬掩模图案；通过使用第一硬掩模图案作为蚀刻掩模图案化硬掩模层，从而形成第二硬掩模图案；以及通过使用第二硬掩模图案作为蚀刻掩模图案化衬底，从而形成鳍结构。如下获得第一光掩模。通过使用计算机获得初始图案布局。初始图案布局包括鳍图案，鳍图案包括将形成为有源鳍结构的有源鳍图案和不形成为实际鳍结构或者将被去除的伪鳍图案。通过使用计算机以如下方式修改鳍图案的位置。将相邻的有源鳍图案之间的间距增加第一量，将伪鳍图案之间的间距减小第二量，以及将伪鳍图案中的一个伪鳍图案和与该伪鳍图案相邻的有源鳍图案中一个有源鳍图案之间的间距减小第三量。通过计算机放置芯轴图案，使得修改了位置的鳍图案沿着芯轴图案的纵向边缘放置。基于芯轴图案制造第一光掩模。

根据本申请的另一个实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成第一硬掩模层；在第一硬掩模层上方形成牺牲层；在牺牲层上方形成第二硬掩模层；通过图案化第二硬掩模层形成第一硬掩模图案；通过使用第一硬掩模图案作为蚀刻掩模图案化牺牲层，以形成牺牲图案；在牺牲图案的侧壁上形成侧壁图案；去除牺牲图案，从而留下侧壁图案作为第二硬掩模图案；去除部分第二硬掩模图案；在去除部分第二硬掩模之后，通过使用第二硬掩模图案的剩余部分作为刻蚀掩模图案化硬掩模层，从而形成第三硬掩模图案；以及通过使用第三硬掩模图案作为刻蚀掩模图案化衬底，从而形成鳍结构，其中，被去除的第二硬掩模图案的部分包括具有间距S1的伪硬掩模图案，第二硬掩模图案的剩余部分包括在相邻的有源硬掩模图案之间具有间距S2的有源硬掩模图案，并且S1小于S2。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19A、图19B、图20和图21显示了根据本公开的实施例的半导体器件的顺序制造操作的各个阶段的截面图。