[发明专利]测试半导体芯片闩锁效应放大倍数的方法

说明书

测试半导体芯片闩锁效应放大倍数的方法，涉及集成电路技术。本发明包括下述步骤：（1）对于紧邻PMOS‑NMOS结构，将NMOS管的源端和衬底接GND，PMOS管的源端和阱电位接第一外部连接点，第一外部连接点接VCC，NMOS管的漏端和PMOS管的漏端接第二外部连接点；（2）在第二外部连接点连接电流源；（3）测量第一外部连接点的输入电流变化量△Isubgt;VCC/subgt;和第二外部连接点的输出电流变化量△Iout，计算闩锁效应放大倍数；（4）增加第一外部连接点的输入电流或者第二外部连接点的输出电流，返回步骤（3），直到芯片烧毁，获得当前电流方向的放大倍数ß的数值曲线。本发明能够准确和全面的提供闩锁效应放大倍数数据。

技术领域

本发明涉及集成电路技术。

背景技术

在半导体集成电路产品设计生产过程中，预防latch-up效应在电路和版图设计中是一个重要的安全考虑因素。Latch-up的发生会引起芯片在测试使用过程中的功能异常，甚至烧毁芯片。

典型的案例是同步降压DC/DC产品中，在功率级同时存在PMOS 和NMOS。通常是无法避免在寄生结构中产生经典的latch-up结构。

此种情况按照FAB给出的版图设计规则是无法完全避免芯片工作时发生latch-up的情况。

同步BUCK-DC/DC功率级的电路结构如图1所示。

由于功率管面积占主导，所以同步DC/DC器件在布局方面难以避免PMOS和NMOS布局上在相互邻近。

发明内容

本发明所要解决的技术问题是，提供一种测试半导体芯片闩锁效应放大倍数的方法，能够量化的预防新产品发生latch-up的风险。

本发明解决所述技术问题采用的技术方案是，测试半导体芯片闩锁效应放大倍数的方法，其特征在于，包括下述步骤：

（1）对于紧邻PMOS-NMOS结构，将NMOS管的源端和衬底接GND，PMOS管的源端和阱电位接第一外部连接点，第一外部连接点接VCC，NMOS管的漏端和PMOS管的漏端接第二外部连接点；所述紧邻PMOS-NMOS结构包括PMOS管和NMOS管，所述PMOS管包括栅区以及设置于N阱内的源区和漏区；所述N阱嵌入P型掺杂区内；

（2）在第二外部连接点连接电流源；

（3）测量第一外部连接点的输入电流变化量△I_VCC和第二外部连接点的输出电流变化量△Iout，通过下式计算闩锁效应放大倍数ß：

ß=△I_VCC/△Iout

（4）增加第一外部连接点的输入电流或者第二外部连接点的输出电流，返回步骤（3），直到芯片烧毁，获得当前电流方向的放大倍数ß的数值曲线。

还包括步骤（5）：

改变第二外部连接点所连接的电流源的电流方向，然后进入步骤（3）。

本发明的有益效果是，能够准确和全面的提供闩锁效应放大倍数数据，为预防芯片发生latch-up风险提供保障。

附图说明

图1是同步BUCK-DC/DC功率级的电路结构示意图。

图2是半导体芯片中实际的寄生结构示意图。

图3是半导体芯片中实际的寄生结构等效电路图。

实施方式

半导体芯片中实际的寄生结构如图2和图3所示，其构成PNP-NPN放大器的正反馈环路。如果在Iout端有抽出电流，那么第二晶体管Q2的be节导通，第二晶体管Q2与Rwell的放大器进入放大区，流过Rsub电流增大，第一晶体管Q1基级电位下降，从而导致第一晶体管Q1与Rsub构成的放大器进入放大区。