[发明专利]非易失性存储器件

说明书

在一些实施例中，一种非易失性存储器件包括第一半导体芯片和第二半导体芯片。所述第一半导体芯片包括栅电极、沟道结构、多个单元接触插塞、线性金属图案和多个上接合焊盘。所述第二半导体芯片包括多个下接合焊盘、与所述沟道结构交叠的第一外围电路元件、与所述多个单元接触插塞交叠的第二外围电路元件以及与所述多个单元接触插塞交叠的第三外围电路元件。所述外围电路元件耦接到对应的单元接触插塞。所述第二上接合焊盘和所述第三上接合焊盘在所述第一方向上的宽度彼此不同，并且所述第二下接合焊盘和所述第三下接合焊盘在所述第一方向上的宽度彼此不同。

相关申请的交叉引用

本申请要求在韩国知识产权局于2022年2月4日提交的韩国专利申请第10-2022-0015073号的优先权以及于2022年6月30日提交的韩国专利申请第10-2022-0080715号的优先权，上述申请的公开内容以引用的方式全部并入本文。

技术领域

本公开涉及存储器件，并且更具体地涉及通过以接合(bonding)方式将其中布置有存储单元的第一芯片连接到其中布置有外围电路的第二芯片而获得的三维(3D)非易失性存储器件。

背景技术

相关存储器件可以用于存储数据并且可以包括易失性存储器件和非易失性存储器件。由于要求非易失性存储器件的高电容和微型化，已经开发出在垂直于外围电路的方向上布置存储单元阵列的相关3D存储器件。3D存储器件的示例可以包括其中布置有存储单元的第一半导体芯片和其中布置有外围电路的第二半导体芯片以接合方式彼此连接的芯片到芯片(C2C)存储器件。在C2C存储器件的情况下，随着布置在第一半导体芯片上的字线的数目增加，对应于字线的通道晶体管(pass transistor)的数目也会增加。因而，用于字线和通道晶体管之间的连接的金属层的数目或者布线复杂度会增加，这会导致C2C存储器件的尺寸及其制造成本增加。

发明内容

本公开提供一种非易失性存储器件，在该非易失性存储器件中，用于芯片到芯片(C2C)存储器件内的布线连接的金属层的数目以及布线复杂度降低，使得C2C存储器件的尺寸及其制造成本可以减少。

根据本公开的一方面，提供一种非易失性存储器件。所述非易失性存储器件包括第一半导体芯片和第二半导体芯片。所述第一半导体芯片包括：多个栅电极，每个所述栅电极在第一方向上延伸并且在第二方向上堆叠；沟道结构，所述沟道结构在第一区域中沿所述第二方向延伸；多个单元接触插塞；线性金属图案，所述线性金属图案在所述第一方向上延伸；以及多个上接合焊盘，所述多个上接合焊盘包括第一上接合焊盘、第二上接合焊盘和第三上接合焊盘。所述多个单元接触插塞包括第一单元接触插塞、第二单元接触插塞和第三单元接触插塞。所述多个单元接触插塞中的每个单元接触插塞在第二区域中耦接到所述多个栅电极中的对应栅电极。所述第二半导体芯片包括：多个下接合焊盘、与所述沟道结构交叠的第一外围电路元件、与所述多个单元接触插塞交叠的第二外围电路元件以及与所述多个单元接触插塞交叠的第三外围电路元件。所述多个下接合焊盘包括第一下接合焊盘、第二下接合焊盘和第三下接合焊盘。所述第一单元接触插塞通过所述线性金属图案、所述第一上接合焊盘和所述第一下接合焊盘耦接到所述第一外围电路元件。所述第二单元接触插塞通过所述第二上接合焊盘和所述第二下接合焊盘耦接到所述第二外围电路元件。所述第三单元接触插塞通过所述第三上接合焊盘和所述第三下接合焊盘耦接到所述第三外围电路元件。所述第二上接合焊盘在所述第一方向上的宽度不同于所述第三上接合焊盘在所述第一方向上的宽度。所述第二下接合焊盘在所述第一方向上的宽度不同于所述第三下接合焊盘在所述第一方向上的宽度。