[发明专利]一种半导体结构及其制作方法

说明书

一种半导体结构，包括衬底，设置在所述衬底上的多条位线，多条位线沿着第一方向延伸通过衬底的周边区和存储区并且沿着第二方向平行排列。多个绝缘插塞以及多个第一间隔物交替设置在周边区的位线之间。还包括：交替设置在存储区的位线之间的多个导电插塞以及多个第二间隔物。第一间隔物和第二间隔物包括相同材料，且第二间隔物的宽度小于第一间隔物的宽度，如此可获得尺寸较大的导电插塞以降低电阻，同时确保导电插塞之间的电性隔离。

技术领域

本发明涉及半导体器件技术领域，特别涉及一种半导体结构及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)属一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。

为了缩小存储单元的尺寸而制作出具备更高集密度的芯片，存储单元的结构已朝向三维(three-dimensional)发展，例如采用埋入式字线连接(buried word line)以及堆叠式电容(stacked capacitor)。堆叠式电容是将存储单元的电容垂直位在衬底上方，可节省电容所占据的衬底面积，还可方便地通过增加电容的电极板的高度来获得更大的电容量。目前，堆叠式电容是通过设置在位线之间的存储节点接触插塞(storage node contactplug)来与衬底中的晶体管电连接。如何确保存储节点接触插塞之间的电性隔离并且提高堆叠式电容的电连接品质，为本领域技术人员需要解决的问题。

发明内容

本发明目的在于提供一种用于制造动态随机存取存储器的半导体结构及其制作方法。

本发明一实施例提供一种半导体结构，包括：

一衬底，包括一周边区以及一存储区；

多条位线，设置在所述衬底上，多条所述位线沿着一第一方向延伸通过所述周边区和所述存储区并且沿着一第二方向平行排列，所述第一方向与所述第二方向垂直；

多个绝缘插塞以及多个第一间隔物，沿着所述第一方向交替设置在所述周边区的所述位线之间；以及

多个导电插塞以及多个第二间隔物，沿着所述第一方向交替设置在所述存储区的所述位线之间，其中所述第一间隔物和所述第二间隔物包括相同材料，且沿着所述第一方向，所述第二间隔物的一宽度小于所述第一间隔物的一宽度。

可选地，所述第一间隔物与所述绝缘插塞接触的一边缘具有外凸弧形轮廓，所述第二间隔物与所述导电插塞接触的一边缘具有内凹弧形轮廓。

可选地，还包括多个第三间隔物，设置在所述周边区和所述存储区的一交界区上，并且，位于所述绝缘插塞和所述导电插塞之间，其中，

沿着所述第一方向，所述第三间隔物的宽度小于所述第一间隔物的所述宽度，并且大于所述第二间隔物的所述宽度。

可选地，所述第三间隔物的一边缘与所述绝缘插塞接触并且具有凸弧形轮廓，另一边缘与所述导电插塞接触并且具有凹弧形轮廓。

可选地，所述第二间隔物的顶面低于所述第一间隔物的顶面。

可选地，还包括：多个间隙壁，沿着所述位线的侧壁设置，其中，所述

间隙壁介于所述导电插塞和所述位线之间的部分的厚度小于所述间隙壁介于所述绝缘插塞和所述位线之间的部分的厚度。