[发明专利]四路或八路时序交织的高速数模转换器

说明书

本申请公开一种四路或八路时序交织的高速数模转换器。该四路时序交织高速数模转换器包括若干数模转换单元，每个包括：两组差分的若干个锁存模块和若干个转换模块，每个锁存模块包括：第一至第六晶体管、第一和第二反相器，第一和第二晶体管的栅极接收一路输入时钟信号，第二晶体管的源极连接第三晶体管的漏极，第三晶体管的栅极接收一比特的输入数据，第一和第二晶体管的漏极均连接第一反相器的输入端，第一反相器的输出端连接第五晶体管的栅极，第四和第六晶体管的栅极接收另一路输入时钟信号，第四和第五晶体管的漏极均连接第二反相器的输入端，第五晶体管的源极连接第六晶体管的漏极；每个转换模块包括：第七晶体管和若干个第八晶体管。

技术领域

本发明一般涉及集成电路技术领域，特别涉及一种四路或八路时序交织的高速数模转换器。

背景技术

在基于数模转换器方案的高速SerDes电路应用中，发射端(TX)通常采用半速架构(Half Rate)以及四分之一速度(Quarter Rate)架构并且通过2：1或者4：1输入模式的多路复用器产生波特率数据并且连接高速数模转换器(DAC)。随着数据互联以及传输对SerDes速度的更高要求,传统2：1以及4：1输入模式的多路复用器会产生符号间干扰(Inter-symbol interference，ISI)并且极大地影响高速数模转换器的性能。目前，高速多路时序交织技术的模数转换器(ADC)已经在SerDes的接收端(RX)得到了广泛应用。而本申请介绍了如何通过四路时序交织或者八路时序交织的技术去实现发射端(TX)的高速数模转换器(DAC)。通过在高速数模转换器中实现四路或者八路数据时序交织，提升高速数模转换器(DAC)在单通道112Gbp/s PAM4以及更高速应用中的性能表现。

发明内容

本发明的目的在于提供一种四路或八路时序交织的高速数模转换器，可以低时钟通路上的速度，以实现更好的时钟通路的功耗和抖动。

本申请公开了一种四路时序交织的高速数模转换器，包括：若干个数模转换单元，每个数模转换单元包括：

两组差分的若干个锁存模块，每个锁存模块包括：第一晶体管至第六晶体管、以及第一和第二反相器，所述第一和第二晶体管的栅极接收一路输入时钟信号，所述第一晶体管的源极连接电源端，所述第二晶体管的源极连接所述第三晶体管的漏极，所述第三晶体管的栅极接收一比特的输入数据，所述第三晶体管的源极接地端，所述第一和第二晶体管的漏极均连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第五晶体管的栅极，所述第四和第六晶体管的栅极接收另一路输入时钟信号，所述第四和第五晶体管的漏极均连接所述第二反相器的输入端，所述第四晶体管的源极连接所述电源端，所述第五晶体管的源极连接所述第六晶体管的漏极，所述第六晶体管的源极连接所述地端；

两组差分的若干个转换模块，每个转换模块包括：第七晶体管和若干个第八晶体管，所述第七晶体管的栅极接收偏置电压，所述第七晶体管的源极连接所述若干个第八晶体管的漏极，所述若干个第八晶体管的栅极连接对应锁存模块的第二反相器的输出端，所述若干个第八晶体管的源极连接地端。

在一个优选例中，所述一组若干个锁存模块包括四个锁存模块，第一个锁存模块中，所述第一和第二晶体管的栅极接收90°输入时钟信号，所述第四和第六晶体管的栅极接收0°输入时钟信号；第二个锁存模块中，所述第一和第二晶体管的栅极接收180°输入时钟信号，所述第四和第六晶体管的栅极接收90°输入时钟信号；第三个锁存模块中，所述第一和第二晶体管的栅极接收270°输入时钟信号，所述第四和第六晶体管的栅极接收180°输入时钟信号；第四个锁存模块中，所述第一和第二晶体管的栅极接收0°输入时钟信号，所述第四和第六晶体管的栅极接收270°输入时钟信号。

在一个优选例中，第一个锁存模块中，所述第三晶体管的栅极接收输入数据D0，第二个锁存模块中，所述第三晶体管的栅极接收输入数据D1，第三个锁存模块中，所述第三晶体管的栅极接收输入数据D2，第四个锁存模块中，所述第三晶体管的栅极接收输入数据D3。

在一个优选例中，所述一组转换模块包括四个转换模块。