[发明专利]一种基于Zynq架构的PCIe级联网络端口高速传输方法及系统

权利要求书

1.一种基于Zynq架构的PCIe级联网络端口高速传输方法，其特征在于，包括：

Zynq板通过PCIe协议接口与主机电连接，其中，所述Zynq板包括PS和PL；

PCIe数据写入到XDMA IP核，所述XDMA IP核开启第一数据通道和第二数据通道；

所述PCIe数据在所述第一数据通道或所述第二数据通道内传输时，自动生成写请求信息并缓存于DDR内；

其中，所述写请求信息包括：数据长度、数据源地址以及数据目的地址；

基于所述写请求信息，所述主机和所述Zynq板之间的PCIe数据通过所述第一数据通道和所述第一数据通道完成高速传输。

2.根据权利要求1所述的方法，其特征在于，还包括PCIe接收模块，所述第一数据通道为H2C_0通道；

基于所述写请求，所述PCIe接收模块通过所述H2C_0通道将所述PCIe数据写入到所述DDR内。

3.根据权利要求2所述的方法，其特征在于，还包括PCIe发送模块，所述第二通道为C2H_0通道；

基于所述写请求，所述PCIe发送模块读取缓存于所述DDR内的所述PCIe数据，并将所述PCIe数据搬运到所述XDMA IP核内，以使所述XDMA IP核将所述PCIe数据通过所述C2H_0通道传输到所述数据目的地址；

其中，所述数据目的地址为所述主机或所述Zynq板。

4.根据权利要求3所述的方法，其特征在于，包括：

以太网端口接收所述PCIe数据；

所述PCIe数据传输于所述PS，所述PS对所述PCIe数据进行解封处理后缓存于所述DDR中，基于所述XDMAIP核将所述PCIe数据搬运到所述主机。

5.根据权利要求3所述的方法，其特征在于，包括：

将所述数据目的地址内的所述PCIe数据，通过所述XDMAIP核搬运到所述PL，并将所述PCIe数据缓存于所述DDR内；

所述PCIe数据通过AXI总线传输到所述PS，所述PS对所述PCIe数据进行封装处理后发送到外接网络设备。

6.根据权利要求1-5任一项所述的方法，其特征在于，还包括：

所述DMA完成所述待传输数据写入和读取后，向所述PS发送通道清除请求；

基于所述通道清除请求，驱动程序将所述第一数据通道和所述第二数据通道进行擦除。

7.一种用于权利要求1-6任一项所述的基于Zynq架构的PCIe级联网络端口高速传输方法的系统，其特征在于，包括：

主机；

Zynq板，所述Zynq板设有PCIe协议接口，所述PCIe协议接口与所述主机电连接；所述Zynq板包括PS单元和PL单元，分别对应CPU板和FPGA板，所述FPGA板设有XDMAIP核；所述PCIe协议接口基于所述XDMAIP核实现高速网络数据传输。

8.根据权利要求6所述的系统，其特征在于，所述主机还包括PCIe switch芯片，所述Zynq板和多个PCIe设备均与所述PCIe switch芯片电连接。

9.一种电子设备，其特征在于，包括：

至少一个处理器；以及

存储器，所述存储器存储有可在所述处理器中运行的计算机程序，所述处理器执行所述程序时执行权利要求1-6任一项所述的传输方法。

10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时执行权利要求1-6任一项所述的传输方法。