[发明专利]半导体器件

说明书

本申请提供一种半导体器件，埋层、外延层和绝缘部依次层叠设置于衬底上；第一导体测试部、第二导体测试部以及第三导体测试部均位于绝缘部的两侧，第一导体测试部位于外延层以及埋层中且延伸入衬底内，第一导体测试部与外延层以及埋层绝缘；第二导体测试部位于外延层中且延伸入埋层内，第二导体测试部与外延层绝缘；第三导体测试部延伸入外延层内，部分第三导体测试部与外延层绝缘，第三导体测试部和所述第二导体测试部位于埋层之上，第三导体测试部、第二导体测试部以及第一导体测试部间隔设置；衬底、外延层以及第一导体测试部与埋层、第二导体测试部以及第三导体测试部的掺杂类型不同，以达到快速检测注入离子的分布情况。

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件。

背景技术

众所周知，高压半导体器件对于隔离的要求会更为敏感，通常需要在外延层（EPI）前长一层N型埋层，防止闩锁效应（latch-up）现象。

目前，对这种埋层离子注入通常是通过二次离子质谱（secondary ionmassspectroscopy，SIMS）去进行破坏性检测，但是，SIMS检测的检测时间过长，不利于快速检测。

发明内容

鉴于此，本申请提供一种半导体器件，以解决现有的半导体器件不能快速检测离子注入分布情况的问题。

本申请提供的一种半导体器件，包括：

衬底；

埋层，设置于所述衬底的一侧；

外延层，设置于所述埋层远离所述衬底的一侧；

绝缘部，设置于所述外延层远离所述衬底的一侧；

第一导体测试部，位于所述绝缘部的两侧，所述第一导体测试部位于所述外延层以及所述埋层中且延伸入所述衬底内，所述第一导体测试部与所述外延层以及所述埋层绝缘设置；

第二导体测试部，位于所述绝缘部的两侧，所述第二导体测试部位于所述外延层中且延伸入所述埋层内，所述第二导体测试部与所述外延层绝缘设置；以及

第三导体测试部，位于所述绝缘部的两侧且延伸入所述外延层内，所述第三导体测试部远离所述埋层的一侧的部分所述第三导体测试部与所述外延层绝缘设置，所述第三导体测试部和所述第二导体测试部位于所述埋层之上，所述第三导体测试部、所述第二导体测试部以及所述第一导体测试部之间间隔设置；

其中，所述衬底、所述外延层以及所述第一导体测试部的掺杂类型为第一掺杂类型，所述埋层、所述第二导体测试部以及所述第三导体测试部的掺杂类型为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型不同。

其中，所述第一导体测试部、所述第二导体测试部以及所述第三导体测试部位于所述绝缘部的相对两侧。

其中，所述第一导体测试部、所述第二导体测试部以及所述第三导体测试部的长度与所述外延层的长度相同。

其中，还包括第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、所述第二沟槽和所述第三沟槽位于所述绝缘部的相对两侧，所述第一导体测试部填充于所述第一沟槽中，所述第二导体测试部填充于所述第二沟槽中，所述第三导体测试部填充于所述第三沟槽中。

其中，还包括第一隔离部、第二隔离部和第三隔离部，所述第一隔离部设置于所述第一沟槽的侧壁上，所述第一导体测试部位于所述第一隔离部之间，所述第二隔离部设置于所述第二沟槽的侧壁上，所述第二导体测试部位于所述第二隔离部之间，所述第三隔离部设置于所述第三沟槽的侧壁上，所述第三导体测试部设置于所述第三隔离部之间。